記事 ID: 000085971 コンテンツタイプ: トラブルシューティング 最終改訂日: 2014/12/19

tWPRE タイミングに変更すると、Arria V および Cyclone V デバイス上の DDR2 および DDR3 インターフェイスに障害が発生する可能性があります

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は、Arria V および V デバイスCyclone。

    バージョン 14.0 では、Arria® V に変更が加Cyclone V ハード・メモリー・コントローラー (HPS および非 HPS 構成の両方に対応) これにより、I/O 出力バッファーの約 1 つが終端されます。 メモリークロックサイクルを出力バッファー・イネーブルより早く行います。この変更 書き込みプリアンブル時間 () を改善するために作成されました。 tWPRE DDR2 および DDR3 インターフェイス。ただし、この変更は、 リード OCT 終端が可能なため、スタティック消費電力で インターフェイスがアイドル状態のとき。

    この変更はバージョン 14.1 では元に戻されません。

    バージョン 14.0 または 14.1 を使用していて、機能する場合 タイミングに直接起因する障害 tWPRE について、お問い合わせください。 回避策についてはテクニカルサービスをAlteraしてください。

    解決方法

    この問題の回避策により、Altera 技術担当者にお問い合わせください。 サービス。

    この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

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