クリティカルな問題
この問題は、Arria V および V デバイスCyclone。
バージョン 14.0 では、Arria® V に変更が加Cyclone
V ハード・メモリー・コントローラー (HPS および非 HPS 構成の両方に対応)
これにより、I/O 出力バッファーの約 1 つが終端されます。
メモリークロックサイクルを出力バッファー・イネーブルより早く行います。この変更
書き込みプリアンブル時間 () を改善するために作成されました。 tWPRE
DDR2 および DDR3 インターフェイス。ただし、この変更は、
リード OCT 終端が可能なため、スタティック消費電力で
インターフェイスがアイドル状態のとき。
この変更はバージョン 14.1 では元に戻されません。
バージョン 14.0 または 14.1 を使用していて、機能する場合
タイミングに直接起因する障害 tWPRE
について、お問い合わせください。
回避策についてはテクニカルサービスをAlteraしてください。
この問題の回避策により、Altera 技術担当者にお問い合わせください。 サービス。
この問題は今後修正される予定です。