インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションのバージョン 18.1 以前のバージョンで問題が発生したため、インテル® タイミング・アナライザーで write_sdc -expand <>.sdc コマンドを使用すると、上記の警告メッセージがフィッターステージに表示される場合があります。この問題は、インテル® Max® 10 ソフト LVDS インテル® FPGA IPがデザインに搭載されている場合に発生します。
この問題を回避するには、<>.sdc のcreate_generated_clockフェーズを次のように変更します。
-phase -90/1 から -phase への変更 [expr -90/1]
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションのバージョン 19.1 以降修正されています。