詳細
FPGA ダウンロード・ケーブル II (以前は USB Blaster II ダウンロード・ケーブルと呼ばれていました) の自動周波数調整機能により、周波数 (TCK) は電源を入れ直すたびに 24MHz に設定されていますが、Agilex™ DDR4 FPGA IP デザイン例では JTAG 周波数 (TCK) が 16MHz に制限されているため、インシステム・ソースおよびプローブ・インスタンスが誤ったデータをキャプチャします。
解決方法
この問題を回避するには、Agilex™ FPGA DDR4 IP サンプルのデザインテストを実行する前に、JTAG TCK を 16MHz に設定します。周波数が正しく設定されれば、デザインのコンパイル時に以下の警告は無視しても問題ありません。
警告: 外部メモリー・インターフェイス IP サンプルデザインは、jtag_example.sdc のデフォルトの JTAG タイミング制約を使用しています。ハードウェアを正しく動作させるには、タイミング制約を確認し、それが JTAG トポロジーとクロック速度を正確に反映していることを確認する必要があります。