記事 ID: 000091371 コンテンツタイプ: エラッタ 最終改訂日: 2023/08/22

NRZ F50G および PAM4 F100G で F タイル Serial Lite IV インテル® FPGA IP FHT PMA 製品を使用する際、リンクアップの問題が発生するのはなぜですか?

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 の問題により、NRZ F50G および PAM4 F100G で F タイル Serial Lite IV インテル® FPGA IP FHT PMA バリアントを使用している場合、デザイン例のシステム・コンソール TCL を実行する際に、リンクアップの問題が発生する可能性があります。

解決方法

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.2 でこの問題を回避するには、F タイル Serial Lite IV インテル® FPGA IP デザイン例を生成した後、ed_hwtest/system_console/sliv_ftile.tcl ファイルで以下に示すレーン計算式を置き換えます。

FHT NRZ 48G-58G:

proc wait_for_pcs_ready { } {

...

201行目: セットactual_lane $lanes →セットactual_lane[expr $lanes >> 1]

...

}

proc sl4_link_init_int_lpbk {val} {

...

行1071: セットreal_lanes $lanes →セットreal_lanes[expr $lanes >> 1]

...

}

FHT PAM4 96G-116G:

proc wait_for_pcs_ready { } {

...

行 199: セットactual_lane [expr $lanes >> 1] → set actual_lane [expr $lanes >> 2]

...

}

proc sl4_link_init_int_lpbk {val} {

...

行 1068: セットreal_lanes [expr $lanes >> 1] → set real_lanes [expr $lanes >> 2]

...

}

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 22.3 で修正されています。

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