記事 ID: 000093278 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/12/02

単方向 PMA モードの F タイル Serial Lite IV FPGA IP デザインのシミュレーションが失敗するのはなぜですか?

詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.4 の問題により、以下の構成では F タイル Serial Lite IV IP デザインのシミュレーションが失敗する場合があります。

  • OPN: 末尾が VR0、VR1、VR2 のサフィックスが付いた OPN を持つ Agilex™ F タイル・デバイス
  • シミュレーションモード:スローシミュレーション
  • PMA 変調タイプ: NRZ
  • PMA タイプ: FGT
  • PMA データ速度: 17.4 Gbps
  • PMA モード: TX/RX
  • PMA レーン数: >=14

この問題は、シミュレーション・モデルが生成するクロック周波数が期待周波数から大きく偏差していることが原因で、FIFO が空になったり、FIFO がオーバーフローしたりします。

解決方法

この問題を回避するには、次の 2 つの方法を採用できます。

  1. OPN の変更: 末尾に VR3 および AA が付いた OPN を持つ Agilex™ F タイル・デバイス
  2. シミュレーション・モードSlowsim から Fastsim に変更します

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