このエラーは、F タイル PMA/FEC ダイレクト PHY が PMA インターフェイス幅 = 10 および F タイル・インターフェイス FIFO=フェーズ補正モードに設定されている場合インテル® FPGA IPサポートされるロジック生成ステップで表示されることがあります。表24に従う。F タイル・アーキテクチャーおよび PMA および FEC ダイレクト PHY IP ユーザーガイドでの PMA ダイレクトモードのサポート。PMA 変調 = NRZ、PMA モード = FGT、クロッキング・モード = PMA クロッキング、ダブル幅 / シングル幅 = SW、PMA インターフェイス幅 =10、F タイル・インターフェイス FIFO をレジスターモードにする必要があります。
インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前では問題があるため、F タイル PMA/FEC ダイレクト PHY インテル FPGA IPでこのように設定してもエラーメッセージは生成されません。
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 23.2 で修正されています。