記事 ID: 000094084 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/12/01

エラー (21842): デザインで使用されている IP コンポーネントの設定が競合しているため、サポート ロジックを生成できません

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このエラーは、F タイル PMA/FEC ダイレクト PHY が PMA インターフェイス幅 = 10 および F タイル・インターフェイス FIFO=フェーズ補正モードに設定されている場合インテル® FPGA IPサポートされるロジック生成ステップで表示されることがあります。表24に従う。F タイル・アーキテクチャーおよび PMA および FEC ダイレクト PHY IP ユーザーガイドでの PMA ダイレクトモードのサポート。PMA 変調 = NRZ、PMA モード = FGT、クロッキング・モード = PMA クロッキング、ダブル幅 / シングル幅 = SW、PMA インターフェイス幅 =10、F タイル・インターフェイス FIFO をレジスターモードにする必要があります。
    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前では問題があるため、F タイル PMA/FEC ダイレクト PHY インテル FPGA IPでこのように設定してもエラーメッセージは生成されません。

    解決方法

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 23.2 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    すべて表示

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。