インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、デザイン例プロジェクトの QSF ピン割り当ての不一致により、F タイル低レイテンシー 50G イーサネットのデザイン例の内部シリアル・ループバック・テストに失敗することがあります。
Quartus® Prime Pro Edition ソフトウェア・バージョン 24.3.1 以前でこの問題を回避するには、デザイン例プロジェクト・ディレクトリーで alt_e50_f_hw.qsf ファイルを見つけて、以下に示すように、シリアル・トランシーバー、QSFP 制御、およびクロック信号ポートのピン位置の割り当てを変更します。
# ピンとロケーションの割り当て
#==========================
set_location_assignment PIN_R14 - clk_ref
set_location_assignment PIN_CM29 -to clk100
set_location_assignment PIN_AC10 -to o_tx_serial[0]
set_location_assignment PIN_Y7 - o_tx_serial[1]
set_location_assignment PIN_AC4 -to i_rx_serial[0]
set_location_assignment PIN_T1 - i_rx_serial[1]
set_location_assignment PIN_AB11 -to o_tx_serial_n[0]
set_location_assignment PIN_AA8 - o_tx_serial_n[1]
set_location_assignment PIN_AB5 -to i_rx_serial_n[0]
set_location_assignment PIN_U2 - i_rx_serial_n[1]
set_location_assignment PIN_CM23 - qsfp_rstnへ
set_location_assignment PIN_CP23 -- qsfp_lowpwr
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。