インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 以前で、オプション機能 SYSPLLREFCLK を持たない HVIO ピンを、インテル® Agilex™ 3 FPGA およびインテル® Agilex™ 5 FPGA GTS トランシーバーのシステム PLL の基準クロックとして割り当てることができないのはなぜですか?

Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 以前の問題により、SYSPLLREFCLK の説明なしで他の HVIO ピンを割り当てることが誤って許可されていました。
正しい選択の例としては、次のオプション機能がリストされている HVIO ピンが挙げられます: HVIO_5B_1、SYSPLLREFCLK_L1A_0、TXCLK1、Data_Ctrl1。これは、GTS トランシーバー・バンク 1A 内のシステム PLL のリファレンス・クロックとして選択する正しいピンです。
誤った選択の例としては、SYSPLLREFCLK オプション機能リスト (HVIO_5B_20、TXCLK20、Data_Ctrl20) のない HVIO ピンが挙げられます。したがって、これをシステム PLL のリファレンス・クロック・ピンとして選択することは正しくありませんが、Quartus® Prime 開発ソフトウェア・プロ・エディションは現在、これをエラーとして報告しません。

この問題を回避するには、デバイスのピン配置とピン接続のガイドラインを参照し、HVIO ピンをシステム PLL 基準クロックとして選択する際に、正しい SYSPLLREFCLK オプション機能があることを確認してください。

• Agilex™ 5 デバイスのピンアウトファイル
• インテル® Agilex™ 5 ピン接続ガイドライン

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。