Single Event Upsets (SEU)
Single Event Upsets は、放射線によって引き起こされる半導体デバイスのラッチ状態またはメモリーセルにおいて望ましくない影響です。
Single Event Upsets (SEU) サポートは、Agilex™® 7、Agilex™ 5、Stratix® 10、Arria® 10、Cyclone® 10、MAX® 10、Stratix® V、Arria® V、Cyclone® V、Stratix® IV、Cyclone® IV、Arria® II デバイス向けのリソースを提供します。
Agilex™ 7 システム・アーキテクチャ ーおよび Agilex™ 5 システム・アーキテクチャの追加サポート 、主要な重要リソースとドキュメントが表示される標準的な開発フロー向けのステップバイステップのガイド付きジャーニーを入手。
その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。
概要
Single event upset (SEU) は、コンフィギュレーション・メモリーセル、ユーザーメモリー、レジスタなどのストレージ素子における電離放射線の衝突によって生じます。地上アプリケーションの場合、物質中の放射性不純物から放出されるα粒子、宇宙線と地球大気の相互作用によって生じる高エネルギー中性子、ほとんどの場合熱化した高エネルギー中性子であるが人工装置でも発生する可能性のある熱中性子などの、主なイオン化放射線源が問題となります。過去20年間の研究により、アルファ粒子放射線による SEU の影響を最小限に抑える高純度パッケージ材料が生成されました。避けられない大気中性子は、今日でも SEU の影響の主な原因となっています。ソフトエラーはランダムであり、エネルギーレベル、フラックス、および細胞感受性に関連する確率に従って発生します。
Alteraは、多くのプロセス世代にわたってデバイスに対する SEU の影響を研究し、SEU に最適化された物理レイアウトとプロセス技術によるソフトエラー率の低減と、ソフトエラー軽減技術の両面において豊富な経験を積み重ねてきました。Altera業界初の自動回路冗長性チェック (CRC) を導入し、他のエラーチェックソリューションに共通する余分なロジックと複雑な要件を取り除きました。デバイスファミリーはすべて、JEDEC の JESD-89 仕様で定義された標準的なテスト手順を用いて、Los Alamos Weapons Neutron Research (WNR) などの施設で SEU の動作と性能のテストを行っています。
Los Alamos中性子科学センター(LANSCE)でのFPGAsのSEUテストにより、次の結果が明らかになりました。
- Stratix® 10 以外のすべての製品向けのハード CRC 回路および I/O レジスターで SEU エラーは確認されていません。
- 超大規模・高密度 FPGA でも数百年の平均故障間隔 (MTBFI) があります。
Stratix® シリーズ、Arria® GX シリーズ、および Cyclone® シリーズの FPGA ファミリーは、専用ハード回路を内蔵しており、追加費用なしで CRC を継続的かつ自動的にチェックします。28nm プロセス・テクノロジーおよびそれ以降のプロセスノードで製造される製品については、Altera は CRAM ビット・アップセット検出および修正に加え、CRAM アップセット・ビット訂正 (スクラビング) を実装しています。Quartus® Prime 開発ソフトウェアで CRC チェッカーを簡単に設定できます。
その他の緩和手法と、FPGAデバイスの SEU テストに関する詳細については、お近くのAlteraの営業担当者または販売代理店にお問い合わせください。
ドキュメント
製品ライフサイクルのステージ別に分類されたドキュメント。