Fタイル・イーサネット・インテル® FPGAハードIPユーザーガイド

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ID 683023
日付 3/28/2022
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. はじめに 3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ 12. 文書改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要
1.2. Fタイル・イーサネット・インテル® FPGAハードIPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレードのサポート 1.2.3. リソース使用率 1.2.4. リリース情報
2. はじめに x
2.1. Fタイル・イーサネット・インテル® FPGAハードIPコアのインストールとライセンス 2.2. IPコアのパラメーターおよびオプションの指定 2.3. IPデザイン用のリファレンスおよびシステムPLLクロック 2.4. 生成ファイルの構造 2.5. タイルファイルの生成 2.6. IPコア・テストベンチ
2.4. 生成ファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. Precise Time Management (高精度時刻管理) 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. Fタイル・イーサネット・インテル® FPGAハードIP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 4.2.4. リンク障害シグナリング 4.2.5. イーサネット送信の順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFD挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成および挿入
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RXのFCSチェック 4.2.2.4. RXの形式が正しくないパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたはプライオリティー・フロー制御 (PFC) を使用した輻輳およびフロー制御 x
4.2.3.1. XOFFフレーム送信をトリガーする条件 4.2.3.2. XONフレーム送信をトリガーする条件 4.2.3.3. 一時停止制御および生成インターフェイス 4.2.3.4. 一時停止制御フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. Precise Time Management (高精度時刻管理) x
4.4.1. 機能 4.4.2. PTPタイムスタンプの精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス・タイム・インターバル 4.4.8. UI測定の最小および最大リファレンス・タイム (TAM) インターバル (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advanced Timestamp Accuracyモードの配線遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンス動作におけるクロック接続 5.2. 複数インスタンス動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPベースの同期および非同期動作におけるクロック接続 5.5. 同期イーサネット動作におけるクロック接続 5.6. カスタムケイデンス
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. リコンフィグレーション・インターフェイス 7.13. Precision Time Protocolインターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.2.3. MAC Avalon ST skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.2.4. MAC Avalon ST i_tx_error 信号を使用してパケットを無効としてマークする
7.3. RX MAC Avalon STアラインメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.3.3. RX MACアダプターの制限事項 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがイネーブルの場合) 7.4.3. MACセグメント化 skip_crc 信号を使用して送信元アドレス、PAD、およびCRC挿入を制御する 7.4.4. MACセグメント化 i_tx_mac_error を使用してパケットを無効としてマークする
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.12. リコンフィグレーション・インターフェイス x
7.12.1. イーサネット・リコンフィグレーション・インターフェイス 7.12.2. トランシーバー・リコンフィグレーション・インターフェイス
7.13. Precision Time Protocolインターフェイス x
7.13.1. Time-of-Dayインターフェイス 7.13.2. TX2ステップ・タイムスタンプ・インターフェイス 7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.13.4. RXタイムスタンプ・インターフェイス 7.13.5. PTPステータス・インターフェイス 7.13.6. PTPタイル・インターフェイス
7.13.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.13.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 8.2. トランシーバーAvalonメモリーマップド・インターフェイスのアドレス空間
8.1. イーサネットAvalonメモリーマップド・インターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターおよびステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックおよびリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピアMeanPathDelayリコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. Ethernet Toolkitの概要
10.2. Ethernet Toolkitの概要 x
10.2.1. 機能
1. 概要
2. はじめに
3. Fタイル・イーサネット・インテル® FPGAハードIPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. Fタイル・イーサネット・インテルFPGAハードIPユーザーガイドのアーカイブ
12. 文書改訂履歴

7.5. RX MACセグメント化クライアント・インターフェイス

Fタイル・イーサネット・インテル® FPGAハードIP RXクライアント・インターフェイスでは、フレームデータを受け取ると、アプリケーションによってそのデータをRX MACから読み出すことができます。パケットの開始は、任意の8バイトセグメントでできます。

表 41.   Avalon® ストリーミングRXクライアント・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、RXクロックにより行われます。

信号名

幅

説明

o_rx_mac_data[1023:0]

o_rx_mac_data[511:0]

o_rx_mac_data[255:0]

o_rx_mac_data[127:0]

o_rx_mac_data[63:0]

1024ビット (400GE)

512ビット (200GE)

256ビット (100GE)

128ビット (50GE/40GE)

64ビット (25GE/10GE)

レートが10GE/25GE/40GE/50GE/100GE/200GE/400GEの場合、MACにデータを出力します。ビット0はLSBです。

o_rx_mac_valid

1ビット

アサートされると、RXデータがこのサイクルで有効であることを示します

デアサートするときは、信号値を無視してください。

i_rx_mac_inframe[15:0]

i_rx_mac_inframe[7:0]

i_rx_mac_inframe[3:0]

i_rx_mac_inframe[1:0]

i_rx_mac_inframe[0]

16ビット (400GE)

8ビット (200GE)

4ビット (100GE)

2ビット (50GE/40GE)

1ビット (25GE/10GE)

各EMIBの有効なデータを示します。前のセグメントのインフレーム信号で、SOPとEOPの位置を示します。

各セグメントは64ビットです。

o_rx_mac_eop_empty[47:0]

o_rx_mac_eop_empty[23:0]

o_rx_mac_eop_empty[11:0]

o_rx_mac_eop_empty[5:0]

o_rx_mac_eop_empty[2:0]

48ビット (400GE)

24ビット (200GE)

12ビット (100GE)

6ビット (50GE/40GE)

3ビット (25GE/10GE)

RXデータ信号上の空のバイト数を示します。これは、EOC信号がアサートされたときに行われ、最下位バイト (MSB) から始まります。

o_rx_mac_fcs_error[15:0]

o_rx_mac_fcs_error[7:0]

o_rx_mac_fcs_error[3:0]

o_rx_mac_fcs_error[1:0]

o_rx_mac_fcs_error[0]

16ビット (400GE)

8ビット (200GE)

4ビット (100GE)

2ビット (50GE/40GE)

1ビット (25GE/10GE)

 現在終了中のフレームにエラーがあることを示します。

EOPセグメントでのみ有効です。この信号の有効なHighは、終了中のフレームにFCSエラーがあったか、不正な形式であったか、サイズが小さすぎたか、サイズが大きすぎて切り捨てられたことを示します。これは、RX MACのMTU強制機能が有効になっているためです。

o_rx_mac_error[31:0]

o_rx_mac_error[15:0]

o_rx_mac_error[7:0]

o_rx_mac_error[3:0]

o_rx_mac_error[1:0]

32ビット (400GE)

16ビット (200GE)

8ビット (100GE)

4ビット (50GE/40GE)

1ビット (25GE/10GE)

 現在終了中のフレームにデコードエラーがあることを示します。

各セグメントの [1:0] ビットは、値0、1、2、および3を受け入れ、さまざまなタイプのエラーを報告します。

  • 2'd0: FCSエラーがデアサートされた場合、パケットにはエラーが含まれていません。
  • 2'd1: 形式が正しくないパケットエラー。 IPコアは、終端文字ではない制御文字を受信すると、形式が正しくないパケットを識別します。
  • 2'd2: アンダーサイズ (64bより短い) フレーム、またはオーバーサイズ (プログラムされている最大フレームレートよりも大きい) フレーム。
  • 2'd3: ペイロード長エラー。フレームで受信されたペイロードは、長さフィールドの値よりも短く、長さフィールドの値は1500バイト以下です。オーバーサイズやアンダーサイズのフレームは、ここでは報告されません。フレームの形式が正しくない場合は、ここでは報告されません。

o_rx_mac_status_data[47:0]

o_rx_mac_status_data[23:0]

o_rx_mac_status_data[11:0]

o_rx_mac_status_data[5:0]

o_rx_mac_status_data[2:0]

48ビット (400GE)

24ビット (200GE)

12ビット (100GE)

6ビット (50GE/40GE)

3ビット (25GE/10GE)

受信したフレームに関する情報を指定します。複数のステータスが発生した場合、ステータスは5、4、7、6、1、2、3、0の優先順位で報告されます。

個々のビットでは、異なる情報を報告します。

  • 3'd7: アサートされるとFC (Length/Typeが0x8808) フレームを示します。
  • 3'd6: アサートされると、不正な長さのフレームを示します。
  • 3'd5: アサートされると、SVLANフレームおよびスタックSVLANフレームを示します。
  • 3'd4: アサートされるとSFC フレームまたはPFCフレームを示します。
  • 3'd3: アサートされるとPTP (Length/Typeが0x88F7) フレームを示します。
  • 3'd2: アサートされると、BCASTフレームおよびMCASTフレームを示します。
  • 3'd1: アサートされるとSFCフレームまたはFCフレームを示します。
  • 3'd0: アサートされると、有効な長さのフレームを示します。
図 36. RX MACクライアント・インターフェイスを使用したデータ受信

上の図で示しているのは、パケットをRX MACセグメント化インターフェイスから読み出す方法です。

  • パケットの開始は、i_rx_mac_data (セグメント化) の任意の8バイトセグメントでできます。i_rx_mac_inframe の0から1への (2つの連続するセグメント間の）遷移は、パケットの開始 (SOP) を示します。SOPが開始するセグメントでは、o_rx_mac_frame は1に設定します。
  • マルチセグメント化されたインターフェイスの場合、新しいパケットの開始と前のパケットの終了が同じサイクル内で行われる場合があります。
  • パケットが終了すると、 o_rx_mac_eop_empty は、o_rx_mac_data の未使用バイト数に設定されます。
    • o_rx_mac_eop_empty の1から0 (2つの連続するセグメント間) への遷移は、パケットの終わり (EOP) を示します。EOPは、次のセグメントで終了します。o_rx_mac_inframe は0に設定されます。
    • 最後のサイクルの最小バイト数は1です。
注: インターフェイスでは直接のバックプレッシャーは受けません。

セクションの内容
RX MACセグメント化クライアント・インターフェイス (Preamble Passthroughがディスエーブルの場合)
RX MACセグメント化クライアント・インターフェイス (PassthroughおよびRX CRC Forwardingがイネーブルの場合)
RX MACセグメント化クライアント・インターフェイスのステータスとエラー

レベル 2 の表題