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フルレートまたはハーフレートDDIO 入力レジスター
フルレートとハーフレートDDIO 入力レジスターの入力側は同じです。仮想クロックを使用してFPGA へのオフチップ・トランスミッタをモデル化することにより、システムを適切に制約することができます。
図 13. フルレートまたはハーフレートDDIO 入力レジスター
| コマンド | コマンドの例 | 説明 |
|---|---|---|
| create_clock | create_clock -name virtual_clock -period "200 MHz" create_clock -name ddio_in_clk -period "200 MHz" ddio_in_clk |
仮想クロックとDDIO クロックのクロック設定を作成します。 |
| set_input_delay | set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
TimeQuest Timing Analyzer に、転送の正のクロックエッジと負のクロックエッジを解析するように指示します。2 番目のset_input_delay コマンドの-add_delay に注意してください。 |
| set_false_path | set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -rise_from virtual_clock -fall_to ddio_in_clk |
TimeQuest Timing Analyzer に、負のエッジでトリガーされるレジスターへの正のクロックエッジ、および正のエッジでトリガーされるレジスターへの負のクロックエッジを無視するように指示します。
注: CLK_HR 周波数は、CLK_FR 周波数の半分でなければなりません。I/O PLL がクロックを駆動する場合は、derive_pll_clocks .sdc コマンドを使用することが可能です。
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