アルテラGPIO のインターフェイス信号

アルテラGPIO IP コアのユーザーガイド

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ID 683136

日付 5/08/2017

バージョン 17.0

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アルテラGPIO のインターフェイス信号

指定したパラメーター設定に応じて、アルテラGPIO IP コアにさまざまなインターフェイス信号を使用することができます。

図 6. アルテラGPIO IP コアのインターフェイス

図 7. アルテラGPIO のインターフェイス信号

表 2. パッド・インターフェイス信号パッド・インターフェイスは、アルテラGPIO IP コアからパッドまでの物理的な接続です。このインターフェイスは、IP コアのコンフィグレーションに応じて、入力、出力、または双方向インターフェイスにすることができます。以下の表では、`SIZE` はIP コア・パラメーター・エディターで指定されたデータ幅です。
信号名	入力/出力	説明
`pad_in[SIZE-1:0]`	入力	パッドからの入力信号です。
`pad_in_b[SIZE-1:0]`	入力	パッドからの差動入力信号の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。
`pad_out[SIZE-1:0]`	出力	パッドへの出力信号です。
`pad_out_b[SIZE-1:0]`	出力	パッドへの差動出力信号の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。
`pad_io[SIZE-1:0]`	双方向	パッドとの双方向信号接続です。
`pad_io_b[SIZE-1:0]`	双方向	パッドとの差動双方向信号接続の負ノードです。このポートは、Use differential buffer オプションをオンにした場合に使用できます。

表 3. データ・インターフェイス信号データ・インターフェイスは、アルテラGPIO IP コアからFPGA コアまでの入力または出力インターフェイスです。以下の表では、`SIZE` はIP コア・パラメーター・エディターで指定されたデータ幅です。
信号名	入力/出力	説明
`din[DATA_SIZE-1:0]`	入力	出力または双方向モードでFPGA コアからのデータ入力です。`DATA_SIZE` は以下のRegister Mode によって異なります。 Bypass またはSimple Register： `DATA_SIZE` = `SIZE` Half Rate logic なしDDIO： `DATA_SIZE` = 2 × `SIZE` Half Rate logic を使用したDDIO： `DATA_SIZE` = 4 × `SIZE`
`dout[DATA_SIZE-1:0]`	出力	入力または双方向モードでFPGA コアに出力されるデータです。`DATA_SIZE` は以下のRegister Mode によって異なります。 Bypass またはSimple Register： `DATA_SIZE` = `SIZE` Half-rate logic なしDDIO： `DATA_SIZE` = 2 × `SIZE` Half Rate logic を使用したDDIO： `DATA_SIZE` = 4 × `SIZE`
`oe[OE_SIZE-1:0]`	入力	Enable output enable port をオンにした出力モードまたは双方向モードでFPGA コアからのOE 入力です。OE はアクティブHigh です。データを送信するときは、この信号を1 に設定します。データを受信するときは、この信号を0 に設定します。`OE_SIZE` は以下のRegister Mode によって異なります。 Bypass またはSimple Register： `DATA_SIZE` = `SIZE` Half Rate logic なしDDIO： `DATA_SIZE` = `SIZE` Half Rate logic を使用したDDIO： `DATA_SIZE` = 2 × `SIZE`

表 4. クロック・インターフェイス信号クロック・インターフェイスは入力クロック・インターフェイスです。クロック・インターフェイスはコンフィグレーションに応じて異なる信号で構成されます。アルテラGPIO IP コアは0、1、2、または4 つのクロック入力を有することができます。クロックポートはそれぞれのコンフィグレーションで異なって表示され、クロック信号によって実行される実際の機能を反映します。
信号名	入力/出力	説明
`ck`	入力	入力パスと出力パスでは、Half Rate logic パラメーターをオフにすると、このクロックがパックドレジスターまたはDDIO に供給されます。双方向モードでは、Separate input/output Clocks パラメーターをオフにすると、このクロックは入力パスと出力パスの一意のクロックです。
`ck_fr`	入力	入力パスと出力パスでは、Half Rate logic パラメーターをオンにすると、これらのクロックがフルレートとハーフレートのDDIO に供給されます。双方向モードでは、Separate input/output Clocks パラメーターをオフにすると、入力パスと出力パスでこれらのクロックが使用されます。
`ck_hr`	入力
`ck_in`	入力	双方向モードでは、以下の両方の設定を指定すると、これらのクロックは入力パスと出力パスでパックドレジスターまたはDDIO に供給されます。 Half Rate logic パラメーターをオフにする Separate input/output Clocks パラメーターをオンにする
`ck_out`	入力
`ck_fr_in`	入力	双方向モードでは、以下の両方の設定を指定すると、これらのクロックは入力パスと出力パスでフルレートおよびハーフレートのDDIO に供給されます。 Half Rate logic パラメーターをオンにする Separate input/output Clocks パラメーターをオンにするたとえば、`ck_fr_out` は出力パスでフルレートDDIO に供給されます。
`ck_fr_out`
`ck_hr_in`
`ck_hr_out`
`cke`	入力	クロックイネーブルです。

表 5. 終端インターフェイス信号終端インターフェイスは、アルテラGPIO IP コアをI/O バッファーに接続します。
信号名	入力/出力	説明
`seriesterminationcontrol`	入力	終端制御ブロック (OCT) からバッファーへの入力です。これはバッファー直列インピーダンス値を設定します。
`parallelterminationcontrol`	入力	終端制御ブロック (OCT) からバッファーへの入力です。これはバッファー並列インピーダンス値を設定します。

表 6. リセット・インターフェイス信号リセット・インターフェイスは、アルテラGPIO IP コアをDDIO に接続します。
信号名	入力/出力	説明
`sclr`	入力	同期クリア
`aclr`	入力	非同期クリア
`aset`	入力	非同期セット
`sset`	入力	同期セット