LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアのトランスミッターの設定

表 14.  Transmitter Settingsタブ
パラメーター 値 説明
TX core registers clock
  • tx_coreclock
  • inclock

コアのレジスターにクロックを提供するクロックを選択します。

  • tx_coreclock — tx_coreclockをクロックソースとして選択します。
  • inclock — PLL refclkをクロックソースとして選択します。refclkの周波数は、データレートをシリアライゼーション係数で割った値に等しくする必要があります。

このパラメーターは、TXの機能モードでのみ使用することができます。
Enable tx_coreclock port ON、OFF

オンにすると、tx_coreclockが公開されます。これを使用し、トランスミッターに供給するコアロジックを駆動することができます。

tx_coreclock信号は、ext_coreclock入力のフィードスルーです。

インテルでは、必要に応じてtx_coreclock出力信号を使用することを推奨しています。

注: このオプションは、PLL SettingsタブのUse external PLLオプションをオンにしている場合は無効になります。Enable tx_coreclock portオプションをオンまたはオフにするには、Use external PLLオプションを先にオフにします。Enable tx_coreclock portを変更後に、Use external PLLを再度オンにすることができます。
Enable tx_outclock port ON、OFF

オンにすると、tx_outclockポートが公開されます。

  • tx_outclockポートの周波数は、tx_outclock division factorパラメーターの設定によって異なります。
  • tx_outclockポートの位相は、Desired tx_outclock phase shiftパラメーターによって異なります。

このパラメーターをオンにすると、TXインターフェイスあたりの最大チャネル数が1チャネル減少します。
Desired tx_outclock phase shift (degrees) 関連情報を参照してください。 outclockと出力シリアルデータの位相関係をLVDS高速クロックの角度で指定します。
Actual tx_outclock phase shift (degrees) fast_clockとtx_outclockの周波数によって異なります。関連情報を参照してください。

必要なtx_outclock位相シフトに最も近い達成可能なtx_outclock位相シフトを表示します。

Tx_outclock division factor シリアライゼーション係数によって異なります。 outclockの周波数に対する高速クロックの周波数の比率を指定します。例えば、outclockサイクルあたりのシリアル遷移の最大数など。

セクションの内容
トランスミッターの出力クロックのパラメーター設定

関連情報
レベル 2 の表題