1.1. 新機能および拡張機能
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・リリース・バージョン 17.1 には、次の新機能および拡張機能が含まれます。
- 一部の インテル® Quartus® Prime 開発ソフトウェアのツールとコンポーネントを新たな名称へ変更済
- Blueprint から Interface Planner へ変更
- Qsys から Platform Designer へ変更
- EyeQ から Eye Viewer へ変更
- JNEye から Advanced Link Analyzer へ変更
- LogicLock から Logic Lock Region へ名称変更
- TimeQuest から Timing Analyzer へ変更
- 次の機能を含む インテル® Stratix® 10デバイスファミリーのパーシャル・リコンフィグレーションの新しいサポート
- 階層的なパーシャル・リコンフィグレーションをサポート
- スタティックおよびパーシャル・リコンフィグレーション領域の同時デバッグ
- パーシャル・リコンフィグレーション動作のシミュレーションをサポート
- インテル® Stratix® 10デバイスファミリーにおける新しい HyperFlex の最適化
- インテル® Stratix® 10デバイスファミリーにおける OneSpin 360 EC-FPGA ツールでの新しい HyperFlex アーキテクチャーの最適化によるロジック等価性チェックのサポート
- 新しいインテル® HLS ( 高位合成 ) コンパイラー
- 物理遅延解析による物理合成の改善と最適化
- 特定のデザイン変更でのデザイン性能の推奨を提供する新しい Fast Forward Compile ソフトウェア解析ツール
- インクリメンタル Signal Tap 配線によるデバッグ・イタレーションの高速化
- IP 更新のための GUI の改善
- ブロックベースのフロー、ブロックベースのインクリメンタル・コンパイル、およびデザインブロックの再利用をサポートする Signal Tap デバッグ機能を含んだ、ブロックベースのデザインフローの改善
- デザインの接続性を確認するための新しい Design Partition Planner ツール
- コンパイルフロー中のスナップショットと可視化に基づく新しいタイミング解析レポート
- インクリメンタル配線を使用した Post-Fit Signal Tap による インテル® Stratix® 10デバイスファミリーのデバッグ・イタレーションの高速化
- インテル® HLS コパイラーからの System Verilog インターフェイスとファイルのためのプラットフォーム・デザイナー ( 旧 Qsys) の新しいサポート
- ユーザーネーム領域が使用可能なエンハンスト Logic Lock Region および Logic Lock Region ウィンドウでの領域作成が可能
- DSP Builder および DSP IP のエンハンスメント :
- インテル® Stratix® 10デバイスファミリーでの QoR 改善のための新しいアドバンスト・ツール・パラメーター
- Dynamic Interpolate をサポートし、 インテル® Stratix® 10 HyperFlex アーキテクチャーへの WYSIWYG サポートを提供する FIR フィルター
- パフォーマンスが改善された FFT および インテル® Stratix® 10 HyperFlex アーキテクチャーへの WYSIWYG サポートを提供
- 新しい高度な Link Analyzer ( 旧 JNEye) 機能 :
- インテル® Stratix® 10デバイスファミリーと インテル® Cyclone® 10 GXデバイスファミリーの新しいサポート
- スタンドアロン IBIS-AMI モデルを上回る IBIS-AMI Wrapper 機能の向上
- ジョイント RX/TX の最適化
- リファレンス・クロックと TX リンクの最適化
- IEEE 802.3bj/by/bs/cd RS(528、514) および RS(544、514) FEC
- IEEE 802.3bs/cd & CEI-56G-MR-PAM4/CEI-56G-LR-PAM4 COM サポート
- EPCQ-A コンフィグレーション・デバイスの新しいサポート