MAX 10高速LVDS I/Oユーザーガイド

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ID 683760
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10高速LVDS I/Oの概要 2. MAX® 10高速LVDSのアーキテクチャと機能 3. MAX® 10LVDSトランスミッタのデザイン 4. MAX® 10 LVDSレシーバのデザイン 5. MAX® 10 LVDSトランスミッタとレシーバのデザイン 6. MAX® 10高速LVDSボード・デザインの考慮事項 7. アルテラのソフトLVDS IPコアの参考資料 A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴
1. MAX® 10高速LVDS I/Oの概要 x
1.1. アルテラのソフトLVDS実装の概要
2. MAX® 10高速LVDSのアーキテクチャと機能 x
2.1. MAX® 10 LVDSチャネルのサポート 2.2. MAX® 10 LVDS SERDES I/O規格のサポート 2.3. MAX® 10高速LVDS回路 2.4. MAX® 10高速LVDS I/Oの位置 2.5. 低速領域に位置する差動I/Oピン
3. MAX® 10LVDSトランスミッタのデザイン x
3.1. 高速I/Oトランスミッタ回路 3.2. LVDSトランスミッタのプログラマブルI/O機能 3.3. LVDSトランスミッタI/Oの終端方式 3.4. LVDSトランスミッタ用FPGAデザインの実装 3.5. LVDSトランスミッタのデバッグとトラブルシューティング
3.2. LVDSトランスミッタのプログラマブルI/O機能 x
3.2.1. プログラマブル・プリエンファシス 3.2.2. プログラマブル差動出力電圧
3.3. LVDSトランスミッタI/Oの終端方式 x
3.3.1. エミュレーションLVDSの外部終端 3.3.2. Sub-LVDSトランスミッタの外部終端 3.3.3. SLVSトランスミッタの外部終端 3.3.4. エミュレーションRSDS、エミュレーションMini-LVDS、およびエミュレーションPPDSトランスミッタの外部終端
3.4. LVDSトランスミッタ用FPGAデザインの実装 x
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア 3.4.2. 高速I/Oのタイミング・バジェット 3.4.3. ガイドライン：LVDSトランスミッタ・チャネルの配置 3.4.4. ガイドライン：LVDSチャネルPLLの配置 3.4.5. ガイドライン：LVDSトランスミッタ・ロジックの配置 3.4.6. ガイドライン：E144パッケージ向けにLVDSプリエンファシスを有効にする
3.4.1. トランスミッタ・モードのアルテラのソフトLVDS IPコア x
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース 3.4.1.3. アルテラのソフトLVDS IPコアの初期化
3.4.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
3.4.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 3.4.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
3.4.1.2. ガイドライン：外部PLLを使用するLVDS TXインタフェース x
3.4.1.2.1. アルテラのソフトLVDSトランスミッタに用いるALTPLL信号インタフェース 3.4.1.2.2. アルテラのソフトLVDSトランスミッタ向けに外部PLLクロックのパラメータを決定する
3.4.2. 高速I/Oのタイミング・バジェット x
3.4.2.1. トランスミッタのチャネル間スキュー
3.5. LVDSトランスミッタのデバッグとトラブルシューティング x
3.5.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 3.5.2. ジオメトリ・ベースと物理ベースのI/Oルール
4. MAX® 10 LVDSレシーバのデザイン x
4.1. 高速I/Oレシーバ回路 4.2. LVDSレシーバI/Oの終端方式 4.3. LVDSレシーバ用FPGAデザインの実装 4.4. LVDSレシーバのデバッグとトラブルシューティング
4.1. 高速I/Oレシーバ回路 x
4.1.1. ソフト・デシリアライザ 4.1.2. データ・リアラインメント・ブロック（ビット・スリップ）
4.2. LVDSレシーバI/Oの終端方式 x
4.2.1. LVDS、mini-LVDS、RSDSおよびレシーバの外部終端 4.2.2. SLVSレシーバの外部終端 4.2.3. Sub-LVDSレシーバの外部終端 4.2.4. TMDSレシーバの外部終端 4.2.5. HiSpiレシーバの外部終端 4.2.6. LVPECLレシーバの外部終端
4.3. LVDSレシーバ用FPGAデザインの実装 x
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア 4.3.2. 高速I/Oのタイミング・バジェット 4.3.3. ガイドライン：フローティングLVDS入力ピン 4.3.4. ガイドライン：LVDSレシーバ・チャネルの配置 4.3.5. ガイドライン：LVDSチャネルPLLの配置 4.3.6. ガイドライン：LVDSレシーバ・ロジックの配置 4.3.7. ガイドライン：LVDSレシーバのタイミング制約
4.3.1. レシーバ・モードのアルテラのソフトLVDS IPコア x
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース 4.3.1.3. アルテラのソフトLVDS IPコアの初期化
4.3.1.1. アルテラのソフトLVDS IPコアでのPLLソースの選択 x
4.3.1.1.1. 内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 4.3.1.1.2. 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
4.3.1.2. ガイドライン：外部PLLを使用するLVDS RXインタフェース x
4.3.1.2.1. アルテラのソフトLVDSレシーバに用いるALTPLL信号インタフェース 4.3.1.2.2. アルテラのソフトLVDSレシーバ向けに外部PLLクロックのパラメータを決定する
4.3.2. 高速I/Oのタイミング・バジェット x
4.3.2.1. レシーバ入力スキュー・マージン
4.3.2.1. レシーバ入力スキュー・マージン x
4.3.2.1.1. RSKM の式 4.3.2.1.2. LVDS レシーバーの RSKM レポート 4.3.2.1.3. TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て 4.3.2.1.4. RSKM 計算の例
4.4. LVDSレシーバのデバッグとトラブルシューティング x
4.4.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 4.4.2. ジオメトリ・ベースと物理ベースのI/Oルール
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン x
5.1. トランスミッタとレシーバのインタフェース 5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング
5.2. LVDSトランスミッタとレシーバ用FPGAデザインの実装 x
5.2.1. LVDSトランスミッタとレシーバでPLLを共有する実装 5.2.2. アルテラのソフトLVDS IPコアの初期化
5.3. LVDSトランスミッタとレシーバのデバッグとトラブルシューティング x
5.3.1. ハードウェアのデバッグ前にRTLシミュレーションを行う 5.3.2. ジオメトリ・ベースと物理ベースのI/Oルール
6. MAX® 10高速LVDSボード・デザインの考慮事項 x
6.1. ガイドライン：信号品質の向上 6.2. ガイドライン：チャネル間スキューのコントロール 6.3. ガイドライン：ボード・デザイン制約の決定 6.4. ガイドライン：ボードレベル・シミュレーションの実行
7. アルテラのソフトLVDS IPコアの参考資料 x
7.1. アルテラのソフトLVDS のパラメータ設定 7.2. アルテラのソフトLVDSのインタフェース信号
1. MAX® 10高速LVDS I/Oの概要
2. MAX® 10高速LVDSのアーキテクチャと機能
3. MAX® 10LVDSトランスミッタのデザイン
4. MAX® 10 LVDSレシーバのデザイン
5. MAX® 10 LVDSトランスミッタとレシーバのデザイン
6. MAX® 10高速LVDSボード・デザインの考慮事項
7. アルテラのソフトLVDS IPコアの参考資料
A. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴

B. MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴

日付 バージョン 変更内容
2017年2月 2017.02.21 商標を「Intel」へ変更。
2016年10月 2016.10.31
  • LVDSチャネル・サポートについてのトピック内に関連情報へのリンクを追加
  • RSKMについてのトピックを更新
  • TimeQuestタイミング・アナライザを使用してLVDSレシーバへ入力遅延を割り当てるための手順を説明するトピックを追加
2016年5月 2016.05.02
  • MAX® 10シングル電源デバイス用のトゥルーRSDSおよびエミュレートされたRSDS（3つのレジスタ）トランスミッタのサポートを追加
  • アプリケーションに向けてLVDSチャネルをグループ化する場合にスキューの最小化について記載するため、トランスミッタおよびレシーバ・チャネルの配置に関するトピック情報を追加
  • 高速クロックを使用してrx_data_resetインタフェース信号を外部で同期する必要があることを明記するために、この信号の説明を更新
  • アルテラのソフトLVDSパラメータ設定のGeneralタブを更新
    • Power Supply Modeオプションを追加
    • SERDES factorパラメータの許容値を更新
2015年11月 2015.11.02
  • 前バージョンでは双方向フローを示していた高速LVDS回路の図を更新し、フローをALTPLLのC1からALTERA_SOFT_LVDSのinclockに修正。
  • レシーバ向け外部PLLクロックのパラメータを決定するステップを更新し、 Quartus® Primeコンパイル・レポートにリストされたクロック名を明記
  • アルテラのソフトLVDSパラメータ・セッティングについてのトピックを更新
    • デバイス・データシートのPLLと高速I/Oの性能についてのトピックへのリンクを追加
    • Enable tx_data_reset portおよびEnable rx_data_reset portパラメータを使用するための条件を修正。まずUse external PLLをオンにする必要がある
    • Tx_outclock division factorおよびOutclock duty cycleパラメータで選択可能な値を更新
    • Desired transmitter outclock phase shiftパラメータの条件を更新
  • IPコアの生成、IPコアにより生成されるファイルについてのトピックを削除し、Introduction to Altera IP Coresへのリンクを追加
  • Quartus® Primeコンパイル・レポートからのTCCS値の取得についての記述を削除。TCCS値はデバイス・データシートから取得できる
  • MAX® 10デバイスのE144パッケージ向けにLVDSプリエンファシスを有効にするガイドラインのトピックを追加
  • チャネル間スキューのコントロールのガイドラインを更新し、Fitter Reportパネルからの配線遅延量の取得についての記述を削除
  • Quartus® Primeソフトウェアを使用してIBISファイルを生成する方法を紹介するビデオへのリンクを追加
  • Quartus IIをQuartus Primeに変更
2015年5月 2015.05.04
  • 10M25デバイスのF672パッケージを削除
  • 10M02デバイスのM153パッケージ下側の真のレシーバ・チャネルの数を49から13へ更新
  • シングル電源のMAX 10デバイスにBLVDS出力サポートを追加。以前のシングル電源デバイスのBLVDSサポートは入力のみ
  • レシーバ入力スキュー・マージンに関するトピックでRSKMの定義を更新し、コア・ノイズとI/Oのスイッチング・ノイズが引き起こすジッタを含める
  • 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化（トランスミッタまたはレシーバ）に関係するトピックで以下を更新
    • rx_readclockポート、rx_syncclockポート、tx_synclockポートを追加
    • pll_aresetポートを削除
    • 奇数と偶数のシリアライゼーション・ファクタの例を追加
    • 外部PLLクロック・パラメータを取得する手順を追加
    • トランスミッタとレシーバのデザインの章で類似したガイドラインを削除。レシーバ専用およびトランスミッタ専用のデザイン向けに更新されたガイドラインが、トランスミッタとレシーバの両方を使用するデザインに適用できる
  • アルテラのソフトLVDS IPコアのパラメータ設定を更新
    • SERDES factorパラメータで選択可能な値から「6」および「9」を削除
    • Enable pll_areset portパラメータで選択可能な値に「Off」を追加
    • パラメータ名Add extra register for rx_data_align portをRegister_rx_bitslip_ctrl portに更新し、オンにした場合にポートを事前にレジスタに格納する必要があることを記述
2014年12月 2014.12.15
  • 各デバイス・パッケージのLVDSチャネル数を含むようにLVDSチャネルをリストするテーブルを更新
  • MAX10デバイスがx18バンドル・モードをサポートするチャネルの配置に関するトピックの情報を追加
  • より詳細な情報を提供するためにチャネルのPLLの配置に関するトピックの例を更新
  • ソフトSERDESクロックに使用するPLLとPLL出力カウンタの詳細情報を提供するMAX 10 Clocking and PLL User Guideへのリンクを追加
2014年9月 2014.09.22 初版
レベル 2 の表題