インテル® FPGA O-RAN IP
O-RAN IP は、O-RAN-FH.CUS.0-v03.00 に規定された制御プレーンとユーザープレーンのプロトコルを実装します。
インテル® FPGA O-RAN IP
ORAN 高速シリアル・インターフェイス
拡張可能な無線アクセス・ネットワーク (O-RAN WG4 フロントホール・インターフェイス) は、下位層機能分割 7-2x ベースのアーキテクチャーを持つ E-UTRAN (Evolved Universal Terrestrial Access Network) および NG-RAN (Next-Generation Radio Access Network) システムにおける下位層分割分散ユニット (DU) とリモートユニット (RU) とのフロントホイールのインターフェイスを定義します。
機能
- CAT-A RU (最大 8 つの空間ストリーム) 対応
- CAT-B RU (RU のプリコーディング) 対応
- 1 から 11 までのセクション拡張機能対応
- 帯域幅の節約:
- プログラマブル・スタティック・ビット幅固定ポイント IQ
- リアルタイムの可変ビット幅
- IQ データの圧縮
- ブロック浮動小数点圧縮
- μ-law 圧縮
- チャネルごとの可変ビット幅 (データセクションごと)
- U プレーンの IQ フォーマットと圧縮ヘッダーの静的設定
- トランスミッションのブランキング省エネ
- 事前設定されたトランスポート遅延方法 CU–RU タイミング
- セクションタイプ 0、タイプ 1、タイプ 3
O-RAN デバイスファミリーのサポート
デバイスファミリー |
サポートレベル |
データレートのサポート |
|---|---|---|
インテル® Agilex® FPGA (F タイル・デバイス) |
アドバンス |
10G と 25G |
インテル® Agilex™ FPGA (E タイル・デバイス) |
準備中 |
10G と 25G |
インテル® Stratix® 10 FPGA (E タイル・デバイス) |
最終 |
10G と 25G |
インテル® Stratix® 10 FPGA (H タイル・デバイス) |
最終 |
10G と 25G |
インテル® Arria® 10 FPGA |
最終 |
10G |
その他のデバイスファミリー |
サポートなし |
N/A |
その他のリソース
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