インテル® Stratix® 10 FPGA および SoC FPGA

インテル® Stratix® 10 FPGA と SoC FPGA は、パフォーマンス、電力効率、集積度、システム・インテグレーションにおいて革新的なアドバンテージをもたらします。インテル® Stratix® 10 デバイスは、革命的なインテル® Hyperflex™ FPGA アーキテクチャーを採用し、インテルの特許取得済み Embedded Multi-Die Interconnect Bridge (EMIB) テクノロジー、Advanced Interface Bus (AIB)、および拡大するチップレットのポートフォリオを組み込んでおり、前世代のハイパフォーマンス FPGA と比べて最大 2 倍のパフォーマンスの向上を実現します。1

関連項目 : FPGA 開発ソフトウェア、デザインストア、ダウンロード、コミュニティー、サポート

インテル® Stratix® 10 FPGA および SoC FPGA

インテル® Stratix® 10 FPGA のバッジ

データセンターの高速化

コグニティブ・コンピューティング

ハイパフォーマンス・アクセラレーター

  • 最大 8.6 TFLOPS。
  • 1～2 TOPS / W2 で、最大 143 個の INT8 または最大 286 個の INT4 TOPS。
  • 高いファブリック・パフォーマンス。
  • 最大のメモリー帯域幅。

アルゴリズムの柔軟性

  • OpenCL*2 プラットフォーム。
  • 内蔵されている ARM* Cortex*-A53 ハード・プロセッサー・システムを使用したセキュリティーおよびフロー制御向けのソフトウェア・フロント・エンド。

インテル® Stratix® 10 デバイス固有の特長

  • インテル® ウルトラ・パス・インターコネクト (インテル® UPI) をサポートする初の FPGA デバイスです。インテル® Xeon® スケーラブル・プロセッサーに直接コヒーレント接続できます。
  • 最大 Gen4 x16 @ 16Gbps 構成の FPGA PCIe* ハード IP。
  • インテル® Hyperflex™ FPGA アーキテクチャーは最大 1GHz の性能を提供し、アルゴリズム・スループットのブレークスルーを実現。
  • IEEE 754 規格に準拠した、ハード化された単精度浮動小数点 DSP ブロックにより、わずかな電力で GPU クラスの浮動小数点パフォーマンスを提供。
  • AI アクセラレーション・アプリケーションにおける一般的な行列同士の積または行列ベクトル積向けに調整されたハード化された AI Tensor ブロックは、最大 143 個の INT8 TOPS あるいは 286 個の INT4 TOPS に達します。3
  • セキュリティー機能を使用した安全なクラウド・ソリューション。

ワイヤーライン通信

ブリッジングとアグリゲーション

新しいネットワーク・インフラストラクチャーを実現

高スループットと電力効率

  • 1 秒で 6 億個のパケットを処理できる最大 10 TFLOPS の 400G トラフィック・マネージャー。
  • 10Gbps につき 1W 未満。

柔軟な高性能インターコネクト

  • 400 G イーサネットをはじめとする、適応性が高く、スケーラブルな、最適化された IP ポートフォリオ。
  • システムのモニタリングと管理のための内蔵プロセッサー。

インテル® Stratix® 10 デバイス固有の特長

  • インテル® HyperFlex™ FPGA アーキテクチャーを使用した 700MHz 超の fMAX により、400G イーサネットを実現します。
  • パフォーマンスが 2 倍の 512 ビット幅データパスにより、IP を従来のアーキテクチャーの半分に小型化。

OTN / データセンター・インターコネクト

メトロ / DCI 機能向け 400Gbps マックスポンダー

OTU4 ライン側インターフェイス x 4。

  • OTL4.4。
  • GFEC。
  • ODUk / flex – ODU4 マルチプレクサー。

「任意の速度」のクライアント・インターフェイス x 20。

  • 1GE ～ 25GE / 32GFC のインターフェイス x 16
  • または 100GE x 4。
  • 1 ～ 14G のインターフェイス x 4。

クロスコネクト

  • ライン-ラインとライン-クライアントのフル・アドドロップ接続。
  • 保護切り替え。

オプション機能

  • 128GFC クライアント。
  • クライアント用 KP-FEC (544、514)。
  • PAM4 トランシーバー。

DCI 向け 2.4 Tbps スイッチ / マックスポンダー

イーサネット・フロー間の 2.4Tbps クロスコネクト。

1.2Tbps FlexE マックスポンダー / トランスポンダー。

(528,514,10) RS-FEC と (544,514,10) KP-FEC のサポート。

光インターフェイス: FlexE サーバー、100GE / 25GE / 10GE。

400G / 200G+200G / 100G+300G として構成可能な FlexE。

クロスコネクトのサポート: 10 / 25 / 50 / 100GE フロー。

柔軟なファブリックを提供しつつ、低消費電力を実現する FEC ハード IP。

インテル® Stratix® 10 デバイス固有の特長

  • ヘテロジニアス 3D システムインパッケージ (SiP) によるトランシーバー・タイルの統合が、30G バックプレーンのサポートと 58G のデータレートへのパスを実現。
  • インテル® Hyperflex™ FPGA アーキテクチャーにより、2 倍のパフォーマンスを実現し、IP サイズを大幅に削減。
  • IEEE 754 規格に準拠した、ハード化された単精度浮動小数点 DSP ブロックにより、わずかな電力で GPU クラスの浮動小数点パフォーマンスを提供。
  • セキュリティー機能を使用した安全なクラウド・ソリューション。

レーダー

レーダー・フロントエンドのデジタル化

ワット当たりの高いパフォーマンス

  • 最大 10 TFLOPS の単精度浮動小数点パフォーマンス。
  • 最大 80 GFLOPS / ワット。

高スループットのフロントエンド

  • 高帯域幅を持つ多数の同時ビーム。
  • ビーム形成 IP。

インテル® Stratix® 10 デバイス固有の特長

  • 最大 10 TFLOPS の IEEE 754 に準拠する単精度浮動小数点パフォーマンスが、わずかな電力で GPU クラスの性能を実現。
  • 高スループットのビーム処理を可能にする、最大 1 GHz の fMAX に対応。

ASIC のプロトタイピングとエミュレーション

ASIC プロトタイピング

最高クラスの FPGA ファブリック容量

最高集積度でスケーラビリティーを実現

  • 1,020 万個の LE コア・ファブリック。

柔軟性を実現する最高数の I/O

  • 2,300 を超える I/O。

複数のファブリックとトランシーバー・チップレットの統合

  • インテル® エンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) テクノロジー。

インテル® Stratix® 10 デバイス固有の特長

  • 最高レベルの集積度により、お客様はプロトタイピングおよびエミュレーション・ソリューションを拡張できます。
  • 最高レベルの I/O 数により、複数の FPGA 間でデザインを分割する柔軟性が得られます。

サイバー・セキュリティー

ネットワーク侵入の検出と防止

400 G スループットの BITW

データ・トラフィックのラインレート解析

  • 1G ～ 400G
  • 侵入防止システム (IPS) および侵入検出システム (IDS) をストリーミング・トラフィック上に実装。

Bump-in-the-wire (BITW)

  • ネットワークに入る前にトラフィック・フローでセキュリティー処理を実行。
  • 継続的なネットワーク・モニタリングまたはライブ・トラフィックのタグ付け。

インテル® Stratix® 10 デバイス固有の特長

  • 900MHz 超の fMAX により、サポートされているすべてのプロトコルをラインレートでモニタリング可能。
  • ARM* Cortex*-A53 プロセッサーにより、既存の IT ソフトウェアとの直接インターフェイス接続を実現。
  • パーシャル・リコンフィグレーションと OpenCL* プラットフォームにより、ルールの更新が容易。

関連情報

開発ボード、Intellectual Property (IP)、サポートなど、Altera® FPGA デバイスに関するその他のコンテンツをご覧ください。

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サポートリソース

トレーニング、ドキュメント、ダウンロード、ツール、サポートオプションのためのリソースセンター。

開発ボード

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製品の比較

製品と性能に関する情報

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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 16.1 早期ベータ版を使用して、Stratix® V FPGA とインテル® Stratix® 10 FPGA を比較。コア・ファブリック内の分散レジスターに関するインテル® Stratix® 10 FPGA アーキテクチャーの強化を活用するために、Hyper-Retiming、Hyper-Pipelining、Hyper-Optimization の 3 ステップの最適化プロセスを使用して Stratix® V FPGA デザインの最適化を行いました。デザインの分析には、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの Fast Forward Compile 性能調査ツールを使用しました。詳細については、インテル® HyperFlex™ FPGA アーキテクチャーの概要に関するホワイトペーパー (https://www.altera.co.jp/ja_JP/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs_j.pdf) を参照してください。実際にユーザーが達成できる性能は、適用されるデザイン最適化のレベルによって異なります。テストは、特定システムでの特定テストにおけるコンポーネントのパフォーマンスを測定しています。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なる場合があります。購入を検討される場合は、ほかの情報も参考にして、パフォーマンスを総合的に評価することをお勧めします。性能やベンチマーク結果について、さらに詳しい情報をお知りになりたい場合は、http://www.intel.co.jp/benchmarks/ (英語) を参照してください。

2OpenCL™ および OpenCL ロゴは、Apple Inc. の商標であり、Khronos の許諾を得て使用されています。
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インテル社内での推定値に基づいています。
テストは、特定のシステムでの個々のテストにおけるコンポーネントのパフォーマンスを測定します。ハードウェア、ソフトウェア、システム構成などの違いにより、実際の性能は掲載された性能テストや評価とは異なります。システムやコンポーネント製品の購入を検討される場合は、ほかの情報や性能テストも参考にして、性能を総合的に評価してください。パフォーマンスおよびベンチマーク結果の詳細については、www.intel.com/benchmarks を参照してください。
インテル® テクノロジーを使用するには、対応するハードウェア、ソフトウェア、またはサービスの有効化が必要となる場合があります。
絶対的なセキュリティーを提供できる製品やコンポーネントはありません。
結果は推定 / シミュレートされています。コストと結果は状況によって異なります。
© Intel Corporation.Intel、インテル、それらのロゴ、およびその他のインテルのマークは、アメリカ合衆国および / またはその他の国における Intel Corporation またはその子会社の商標です。その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。