詳細
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 の問題により、コンフィグレーション・クロック IP から生成されたクロックはタイミング分析では考慮されません。 altera_s10_configuration_clock.sdc ファイルの不正確な制約が原因で、この問題が発生します。
上記の問題により、次のエラー症状が発生する可能性があります。
- コンフィグレーション・クロック IP から生成されたクロックが、F タイル・プロトコル IP のリコンフィグレーション・クロックを生成するためのリファレンス・クロックとして使用されている場合、以下のアクセス障害が発生する可能性があります。
- Avalon® AVMM (Memory-Mapped (Memory-Mapped ) インターフェイス
- トランシーバー・ツールキット (TTK)
- イーサネット・ツールキット (ETK)
- デザインでコンフィグレーション・クロック IP をカプセル化する IP をインスタンス化した場合、同様の警告メッセージが表示されることがあります。 CLK-30028 – 無効な生成クロック – これらのクロック割り当ての不平を言うマスタークロックを導出できませんでした。 例えば、以下の IP はコンフィグレーション・クロック IP をインスタンス化しています。
- PCI Express 向け F タイル Avalon® ストリーミング IP
- PCI Express 向け R タイル・Avalon®・ストリーミング IP
- パーシャル・リコンフィグレーション・コントローラー IP
- コンフィグレーション・クロック IP から生成されたクロックがモジュールを駆動するのに使用されている場合、このクロック・ドメイン下のすべてのロジックが異常動作する可能性があります。たとえば、次の問題が発生する可能性があります。
- ハード・プロセッサー・システム (HPS)
- 軽量 HPS-to-FPGA (LWH2F)
解決方法
上記の問題を回避するには、次の手順を実行します。
-
altera_s10_configuration_clock.sdc ファイルを開きます。
-
"create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock.reg}]" を "create_clock -name altera_int_osc_clk -period 4.000 [get_nodes {*|intosc|oscillator_dut~oscillator_clock}]] に変更します。
-
SDC ファイルを保存し、デザインを再コンパイルします。
Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3.1 でこの問題を解決するパッチがあります。 以下のリンクからパッチ 1.14 をダウンロードしてインストールします。
- Windows* 用パッチ 1.14 (quartus-24.3.1-1.14-windows.exe)
- Linux* 向けパッチ 1.14 (quartus-24.3.1-1.14-linux.run)
- パッチ 1.14 (quartus-24.3.1-1.14-readme.txt)
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 で修正済みです。