AN 737: インテル® Arria® 10デバイスにおけるSEUの検出および回復

ダウンロード PDF
ID 683064
日付 4/13/2020
Public
ドキュメント目次
ドキュメント目次 x
1. インテル® Arria® 10デバイスにおけるSEUの検出および回復
1. インテル® Arria® 10デバイスにおけるSEUの検出および回復 x
1.1. インテル® Arria® 10 のエラー検出訂正機能のアーキテクチャー 1.2. エラー検出CRCおよびエラー訂正機能向けガイドライン 1.3. エンベデッド・メモリーECC機能向けガイドライン 1.4. インテル® Arria® 10のEDCRCリファレンス・デザイン 1.5. インテル® Arria® 10 ROMデザインでのECC機能の実装 1.6. マルチデバイスJTAGチェーンでの使用に向けたシングルデバイス用の .jam ファイルの変更 1.7. AN 737: インテル® Arria® 10デバイスにおけるSEUの検出および回復改訂履歴
1.1. インテル® Arria® 10 のエラー検出訂正機能のアーキテクチャー x
1.1.1. CRAMでのエラー検出訂正 1.1.2. メモリーブロック誤り訂正コードのサポート
1.1.1. CRAMでのエラー検出訂正 x
1.1.1.1. エラー検出巡回冗長検査 1.1.1.2. CRCエラーからの回復
1.1.1.1. エラー検出巡回冗長検査 x
1.1.1.1.1. カラムベースとフレームベースのチェックビット 1.1.1.1.2. エラー・メッセージ・レジスター
1.2. エラー検出CRCおよびエラー訂正機能向けガイドライン x
1.2.1. エラー検出 1.2.2. エラー訂正 (内部スクラブ) のイネーブル化 1.2.3. CRC_ERRORの解釈
1.2.1. エラー検出 x
1.2.1.1. エラー検出のイネーブル化 1.2.1.2. EMRの読み出し
1.2.1.1. エラー検出のイネーブル化 x
1.2.1.1.1. エラー検出CRC_ERRORピンのイネーブル化
1.2.1.2. EMRの読み出し x
1.2.1.2.1. EMR Unloader IPコアを使用したEMRの読み出し 1.2.1.2.2. HPSを使用したEMRの読み出し 1.2.1.2.3. JTAGインターフェイスを使用したEMRの読み出し
1.2.3. CRC_ERRORの解釈 x
1.2.3.1. CRC_ERRORピンの動作 1.2.3.2. 訂正可能なエラーと訂正不可能なエラー
1.4. インテル® Arria® 10のEDCRCリファレンス・デザイン x
1.4.1. システム要件 1.4.2. Qsysを使用した インテル® Arria® 10のSEU Fault Injectionおよび階層的タグ付けデザインの作成 1.4.3. Fault Injection Debuggerを使用したデザインのテスト
1.4.2. Qsysを使用した インテル® Arria® 10のSEU Fault Injectionおよび階層的タグ付けデザインの作成 x
1.4.2.1. インテル® Quartus® Prime開発ソフトウェアの起動およびリファレンス・デザイン・プロジェクトの開始 1.4.2.2. 新しいQsysシステムの作成 1.4.2.3. Qsysシステムの生成 1.4.2.4. QsysシステムのQuartus Primeプロジェクトへの統合
1.4.2.2. 新しいQsysシステムの作成 x
1.4.2.2.1. ターゲットFPGAとクロック設定の指定 1.4.2.2.2. Altera IOPLL IPコアの追加 1.4.2.2.3. EMR Unloader IPコアの追加 1.4.2.2.4. Advance SEU Detection IPコアの追加 1.4.2.2.5. Fault Injection IPコアの追加 1.4.2.2.6. Avalon-ST Splitterの追加 1.4.2.2.7. Serial Flash Controllerの追加
1.4.2.4. QsysシステムのQuartus Primeプロジェクトへの統合 x
1.4.2.4.1. In-System Source and Probe IPコアの生成 1.4.2.4.2. Quartus Primeプロジェクト設定 1.4.2.4.3. ASD領域の割り当て 1.4.2.4.4. FPGAのピン位置の割り当て 1.4.2.4.5. プロジェクトのコンパイル
1.4.3. Fault Injection Debuggerを使用したデザインのテスト x
1.4.3.1. .sofファイルと.smhファイルの.jicファイルへの変換 1.4.3.2. .jicファイルのEPCQ-Lへのプログラミング 1.4.3.3. Signal Tap Logic Analyzerの起動 1.4.3.4. インテル® Arria® 10のコンフィグレーションおよびFault Injection Debuggerを使用した.smhファイルの読み出し 1.4.3.5. Fault Injection Debuggerを使用したエラーの注入
1.5. インテル® Arria® 10 ROMデザインでのECC機能の実装 x
エラー検出および訂正の例
1. インテル® Arria® 10デバイスにおけるSEUの検出および回復

1.2.3.2. 訂正可能なエラーと訂正不可能なエラー

SEUが検出されると、EMRデータを読み出すことでエラーが訂正可能か訂正不可能かを特定します。インテルでは、Altera EMR Unloader IPコアのデザインでの使用をお勧めします。Altera EMR Unloader IPコアはエラーを解釈し、出力で報告します。

表 5.  訂正可能なエラーと訂正不可能なエラーの事例この表では、訂正可能なエラーと訂正不可能なエラーの事例をまとめています。現在のEDCRC動作がフレームベースのチェックビットであるかカラムベースのチェックビットであるかの特定は必要ではありませんが、カラムベースまたはフレームベースのエラータイプを解釈する方法を知っている必要があります。EMR Unloader IPコアが 3’b111 以外のエラータイプを報告した場合、エラーは訂正可能であり、内部スクラブをオンにするとそのエラーはスクラブされます。
事例 EDCRC動作 CRC_ERRORパルス カラムベースのフィールド フレームベースのフィールド 訂正可能 備考
A 1 フレームベースのチェックビット 1 すべて0

タイプ = 3'b001 または

タイプ = 3'b010 かつ、ビット ≠ 5'h1F または

タイプ = 3'b011 かつ、ビット = 5'h1F

可能 内部スクラブをオンにするとエラーは訂正されます。
B1 フレームベースのチェックビット 1 すべて0

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h1F

上記のいずれかの条件を満たすと、EMR Unloader IPコアがタイプ = 3'b111 にセットします。

不可能 フレームベースのチェックビットはリトライを2回行い、FPGAのリコンフィグレーションまで CRC_ERROR がHighにとどまるデッドステートに入ります。
C デッドステートに固定 1度パルスし、かつ2番目のアサート後にHighにとどまります。 EMR Unloader IPコアがタイプ = 3'b111 にセットされます。 EMR Unloader IPコアがタイプ = 3'b111 にセットされます。 不可能 CRC_ERROR はFPGAリコンフィグレーションまでHighにとどまります。EDCRCがデッドステートに固定される方法についてはCase Bを参照してください。
D カラムベースのチェックビット 1

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h00

上記のいずれかの条件を満たすと、EMR Unloader IPコアがタイプ = 3'b111 にセットします。

すべて0 不可能 カラムベースのチェックビット中に訂正不可能なエラーが検出されました。
E カラムベースのチェックビットとフレームベースのチェックビット 2

下記以外のすべてのタイプ

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h00

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h1F

上記のいずれかの条件を満たすと、EMR Unloader IPコアがタイプ = 3'b111 にセットします。

不可能 訂正不可能なエラーが検出されました。
F カラムベースのチェックビットとフレームベースのチェックビット 2

下記以外のすべてのタイプ

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h00

下記以外のすべてのタイプ

タイプ = 3'b111 または

タイプ = 3'b010 かつ、ビット = 5'h1F または

タイプ = 3'b011 かつ、ビット ≠ 5'h1F

可能 内部スクラブをオンにするとエラーは訂正されます。
1 事例は、FPGAのコンフィグレーション、パーシャルPRまたはCvPといった、CRAMがコンフィグレーションされた後にフレームベースのCRCエラーが検出された場合にのみ発生します。SEUイベントがCRAMのコンフィグレーション中に統計的に発生するのは不可能であり、そのような場合は、コンフィグレーション・データが破損しているか、正しいビット設定を保持できない不良のCRAMなどの、その他の問題をカバーします。
レベル 2 の表題