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PLLクロック・スイッチオーバー
PLLでは、2つの入力クロックからクロックを選択することができます。これには、 インテル® FPGAのPLLクロック・スイッチオーバー機能を使用します。
図 9. PLLクロック・スイッチオーバー
PLLクロック・スイッチオーバーの制約
#create a 10ns clock for clock port clk0 create_clock \ -period 10.000 \ -name clk0 \ [get_ports {clk0}] #create a 20ns clock for clock port clk1 create_clock \ -period 20.000 \ -name clk1 \ [get_ports {clk1}] #automatically create clocks for the PLL output clocks #derive_pll_clocks automatically makes the proper #clock assignments for clock-switchover derive_pll_clocks set_clock_groups \ -exclusive \ -group {clk0} \ -group {clk1}