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Ixiasoft
システム同期入力
次の図で示すのは、一般的なチップ間入力インターフェイスと、そのインターフェイスに対する入力遅延の指定に必要なさまざまなパラメーターです。
図 12. 単純なチップ間入力インターフェイス
システム同期入力の制約
#specify the maximum external clock delay from the external device set CLKs_max 0.200 #specify the minimum external clock delay from the external device set CLKs_min 0.100 #specify the maximum external clock delay to the FPGA set CLKd_max 0.200 #specify the minimum external clock delay to the FPGA set CLKd_min 0.100 #specify the maximum clock-to-out of the external device set tCO_max 0.525 #specify the minimum clock-to-out of the external device set tCO_min 0.415 #specify the maximum board delay set BD_max 0.180 #specify the minimum board delay set BD_min 0.120 #create a clock 10ns create_clock -period 10 -name sys_clk [get_ports sys_clk] #create the associated virtual input clock create_clock -period 10 -name virt_sys_clk #create the input maximum delay for the data input to the FPGA that #accounts for all delays specified set_input_delay -clock virt_sys_clk \ -max [expr $CLKs_max + $tCO_max + $BD_max - $CLKd_min] \ [get_ports {data_in[*]}] #create the input minimum delay for the data input to the FPGA that #accounts for all delays specified set_input_delay -clock virt_sys_clk \ -min [expr $CLKs_min + $tCO_min + $BD_min - $CLKd_max] \ [get_ports {data_in[*]}]