FPGA マルチレート・イーサネット PHY IP

FPGA マルチレート・イーサネット PHY IP コアは、デザインの再生成やデバイス再構成なしで複数のデータレートを動的にサポートできます。この IP は、10M、100M、1G、2.5G、5G、10G からのすべてのイーサネット速度における動的再構成を可能にする 1G ～ 10G コンフィギュレーションを実現します。

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FPGA マルチレート・イーサネット PHY IP

FPGA IP グラフィック

2.5G および 5G イーサネット・コンフィギュレーションは、エンタープライズおよび都市圏ネットワークに広く導入された CAT5e および CAT6 ケーブルでより高い帯域幅をサポートするために導入されました。

FPGA 2.5G イーサネット・ソリューションについて詳しくは、次の講義ビデオをご覧ください ›

機能

  • IEEE 802.3 2005 規格の第 36 項で定義されたイーサネット・プロトコルを実装します。
  • 物理コーディング・サブレイヤー (PCS) 機能とエンベデッド物理媒体アタッチメント (PMA) で構成されています。
  • 動的切り替え可能な PHY 動作速度。
  • 1G/2.5G、2.5G、10M/100M/1G/2.5G、1G/2.5G/10G (MGBASE-T)、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M、100M、1G、2.5G、10G (MGBASE-T) 動作モード。
  • USXGMII、MGBASE-T モード向けに銅 PHY ケイパビリティが必要になるユーザーは、外部 PHY チップを使用する必要があります。

IP ステータス

ステータス

実稼動
製品コード

FPGA マルチレート・イーサネット PHY IP

IP-10GMRPHY
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