インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP

インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP コア (ソフト IP) は、低ラウンドトリップ・レイテンシーと効率的なリソース・フットプリントを提供します。Intellectual Property (IP) コアは、リストに記載されたさまざまな機能のプログラム可能性を提供します。この IP は、新しいインテル® FPGA マルチレート PHY IP コアと組み合わせて使用でき、10M/100M/1G ～ 10G のデータレートをサポートします。

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インテル® FPGA 低レイテンシー・イーサネット 10G MAC IP

FPGA

レガシーのインテル® FPGA 10G イーサネット MAC IP コアは、Stratix® V FPGA およびそれ以前の FPGA ファミリーを対象としたアプリケーション向けに、フル機能セットで引き続き提供されます。

また、さまざまなオプション機能を備えた 10GE MAC および PHY 機能は、E タイルを備えたStratix® 10 デバイスのハード IP としても利用可能です。詳細は、イーサネット IP コア向け Stratix® 10 FPGA E タイル・ハード IP を参照してください。

機能

この FPGA IP コアは、IEEE ウェブサイト (www.ieee.org) で入手可能な IEEE 802.3-2008 イーサネット標準に準拠して設計されています。すべての FPGA 低レイテンシー 10GbE MAC IP コアのバリエーションには、全二重通信モードの MAC のみが含まれています。コアのバリエーションには以下の機能があります。

MAC の機能:

  • 8 種類の動作モードを備えた全二重 MAC: 10G、1G/10G、1G/2.5G、1G/2.5G/10G、10M/100M/1G/2.5G/5G/10G (USXGMII)、10M/100M/1G/10G、10M/100M/1G/2.5G、および 10M/100M/1G/2.5G/10G
  • 選択された動作モードに 3 つのバリエーション: MAC TX ブロック、MAC RX ブロック、MAC TX および RX ブロック。TX と RX データパスに 10GBASE-R レジスターモードを搭載し、低レイテンシー化を実現。
  • プログラム可能な無作為検出 (透過的) モード。
  • IEEE 802.3 (条項 66) で規定された単方向性機能。プログラム可能なポーズクアンタを備えた優先度ベースのフロー制 (PFC) で、2 ～ 8 個の優先キューに対応。
インターフェイス:
  • クライアント側: 32 ビット Avalon ストリーミング・インターフェイス (Avalon-ST)。
  • 管理: 32ビット Avalon-MM インターフェイス
  • PHY 側：10GbE 用 32 ビット XGMII、2.5GbE 用 16 ビット GMII、1GbE 用 8 ビット GMII、または 10M/100M 4 ビット MII。

フレーム構造コントロール機能:

  • 仮想ローカル・エリア・ネットワーク (VLAN) およびスタックド VLAN タグ付きフレームのデコード機能 (タイプ「h8100」)。
  • TX データパス上の巡回冗長コード (CRC)-32 計算と挿入。RX データパスでの CRC チェックとフォワーディングのオプション。
  • LAN アプリケーション向けに、平均的なパケット間の間隔 (IPG) でパフォーマンスを最適化する DIC (Deficit Idle Counter)。プログラマブル IP に対応。
  • ポーズフレームを使用したイーサネット・フロー制御。
  • 送信 (TX) および受信 (RX) データフレームの最大長を 64 キロバイト (KB) までプログラム可能。
  • TX と RX のデータパスにプリアンブル・パススルー・モードを搭載し、クライアントのフレームでユーザー定義のプリアンブルが可能。
  • TX データパスでの挿入および RX データパスでの終了するパディングのオプション。

フレームの監視と統計:

  • RX データパスでの CRC チェックとフォワーディングのオプション。
  • TX および RX データパスでの統計情報収集のオプション。

以下の構成に対する IEEE 1588v2 で規定されているタイムスタンプのオプション:

  • 10GBASE-R PHY IP コアを備えた 10GbE MAC。
  • 1G/10GbE PHY IP コアを備えた 1G/10GbE MAC。
  • 1G/2.5G マルチレート・イーサネット PHY IP コアを備えた 1G/2.5GbE MAC。
  • 1G/2.5G/10G (MGBASE-T) マルチレート・イーサネット PHY IP コアを備えた 1G/2.5G/10GbE MAC。
  • 10M-10GbE PHY IP コアを備えた 10M/100M/1G/10GbE MAC。
  • FPGA 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コアを備えた 10M/100M/1G/2.5G/5G/10G (USXGMII) MAC。

IP ステータス

ステータス

実稼動

製品コード

FPGA 低レイテンシー・イーサネット 10G MAC IP (IEEE 1588v2 機能なし)

IP-10GEUMAC

FPGA 低レイテンシー・イーサネット 10G MAC IP (IEEE 1588v2 機能あり)

IP-10GEUMACF

10Gbps イーサネット MAC MegaCore ファンクション

IP-10GETHMAC
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