イーサネット・サポート・センター

イーサネット IP サポートセンターでは、Agilex™ 7、Agilex™™ 5、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けイーサネット・リンクの選択、デザイン、実装方法に関する情報を提供しています。また、システムを起動し、イーサネット・リンクをデバッグする方法に関するガイドラインもご覧になれます。このページは、イーサネット・システムの一連のデザインフローに従ってカテゴリー分けされています。

Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 Agilex™ 5 FPGA・インターフェイス・プロトコル・デザインの追加サポート、標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。

スタートガイド

Agilex™ 7 デバイスファミリー高速シリアル・インターフェイス・シグナル・インテグリティー・デザインのガイドライン

Agilex™® 7 デバイス回路図レビュー・ワークシート

Agilex™ 5 FPGAs and SoCs PCB Design Guidelines (HSSI, EMIF, MIPI, True Differential, PDN)

Agilex™® 5 デバイス回路図レビュー・ワークシート

1.デバイスおよび IP の選択

どの FPGA ファミリーを使用すればよいですか?

Agilex™、Stratix® 10、Arria® 10、Cyclone® 10 デバイスに関するイーサネット Intellectual Property (IP) コアサポートについて詳しくは、表 1 を参照してください。4 つのデバイスを比較して、イーサネット・サブシステムの実装に最適なデバイスを選択してください。

上記の表に記載されている各機能が相互排他的に使用できるかどうかを確認するには、各ユーザーガイドを参照してください。例: 低レイテンシー 100 Gbps イーサネット (Arria® 10 デバイス向け) 向け FPGA IP では、RS-FEC と 1588 PTP を同時に有効化することはできません。

2.デザインフローおよび IP の統合

IP 統合に関する情報はどこにありますか？

該当する IP コア・ユーザーガイドの Getting Started (スタートガイド) のセクションを参照してください。また、詳細情報については、以下の資料も参照いただけます。

インテル® Agilex™ デバイス

• Agilex™ 7 Fシリーズおよび I シリーズ汎用 I/O ユーザーガイド
• Agilex™ 7 コンフィグレーション・ユーザーガイド
• Agilex™ 5 FPGAs and SoCs General-Purpose I/O User Guide
• Agilex™ 5 コンフィグレーション・ユーザーガイド

Stratix® 10 デバイス

• AN 778: Stratix® 10 トランシーバーの使用

Arria® 10 デバイス

• AN 735: FPGA 低レイテンシー・イーサネット 10G MAC IP コア移行ガイドライン
• AN 795: インテル® Arria® 10 デバイスにおける低レイテンシー 10G MAC IP コアを使用した 10G イーサネット・サブシステムの導入ガイドライン
• AN 808: 10G イーサネット・サブシステム向け Arria® 10 から Stratix® 10 への移行ガイドライン

どのイーサネット IP コアを使用すればよいですか？

イーサネット向け FPGA IP

イーサネット向け FPGA IP のポートフォリオには、10Mbps から 100Gbps までのデータレートをサポートするさまざまなタイプの IP が含まれています。イーサネット IP ソリューションには、メディア・アクセス・コントローラーと PHY IP コア (物理媒体接続部 (PMA) と物理コーディング・サブレイヤー (PCS) の両方を含む) が含まれています。詳細については、次のユーザーガイドを参照してください。

インテル® Agilex™ デバイス

• イーサネット FPGA IP 向け E タイルハード IP ユーザーガイド
• E タイル・トランシーバー PHY ユーザーガイド
• E タイルチャネル配置ツール
• Agilex™ 7 デバイス・データシート
• インテル® Agilex™ 5 デバイス・データシート

Stratix® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド
• Stratix® 10 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア・ユーザーガイド
• Stratix® 10 10GBASE-KR PHY IP コア・ユーザーガイド
• Stratix® 10 低レイテンシー 40Gbps イーサネット IP コア・ユーザーガイド
• Stratix® 10 低レイテンシー 100Gbps イーサネット IP コア・ユーザーガイド
• イーサネットFPGA IP 向けStratix® 10 E タイル・ハード IP ユーザーガイド
• Stratix® 10 E タイル・トランシーバー PHY ユーザーガイド
• イーサネットFPGA IP 向けStratix® 10 H タイル・ハード IP ユーザーガイド
• Stratix® 10 L / H タイル・トランシーバー PHY ユーザーガイド
• Stratix® 10 デバイス・データシート
• E タイルチャネル配置ツール

Arria® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド
• 25 Gbps イーサネット IP コア・ユーザーガイド (英語)
• 50Gbps イーサネット IP コア・ユーザーガイド
• 低レイテンシー 40 Gbps イーサネット IP コア・ユーザーガイド (英語)
• 低レイテンシー 100Gbps イーサネット IP コア・ユーザーガイド
• Low Latency 40- and 100-Gbps Ethernet MAC and PHY MegaCore 機能ユーザーガイド

Cyclone® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・ユーザーガイド
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・ユーザーガイド

3.ボードデザインおよび電源管理

ピン接続ガイドライン

インテル® Agilex™ デバイス

• Agilex™ 7 デバイス・ファミリーのピン接続ガイドライン
• Agilex™ 5 デバイス・ファミリーのピン接続ガイドライン

Stratix® 10 デバイス

• Stratix® 10GX、MX、TX、DX および SX デバイスファミリーのピン接続ガイドライン

Arria® 10 デバイス

• Arria® 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン

Cyclone® 10 デバイス

• Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン

回路図レビュー

インテル® Agilex™ デバイス

• Agilex™® 7 デバイス回路図レビュー・ワークシート
• Agilex™® 5 デバイス回路図レビュー・ワークシート

Stratix® 10 デバイス

• Stratix® 10 GX、MX、TX、SX 回路図レビュー・ワークシート

Arria® 10 デバイス

• Arria® 10 GX、GT、および SX 回路図レビュー・ワークシート

Cyclone® 10 デバイス

• Cyclone® 10 GX 回路図レビュー・ワークシート

ボード・デザイン・ガイドライン

• AN 886: Agilex™ 7 デバイス・デザイン・ガイドライン
• Agilex™ 7 電源管理ユーザーガイド
• Agilex™ 7 デバイスファミリー高速シリアル・インターフェイス・シグナル・インテグリティー・デザインのガイドライン
• AN 910: Agilex™ 7 電源分配ネットワーク・デザイン・ガイドライン
• Agilex™ 5 電源管理ユーザーガイド
• Agilex™ 5 FPGAs and SoCs PCB Design Guidelines (HSSI, EMIF, MIPI, True Differential, PDN)
• Agilex™ 5 電源分配ネットワーク・デザイン・ガイドライン
• ボード・レイアウト・テスト
• AN 766: Stratix® 10 デバイス、高速信号インターフェイス・レイアウト・デザイン・ガイドライン
• AN 875:Stratix®10 EタイルPCBデザインガイドライン
• AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン
• AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項

初期の消費電力推定

• Early Power Estimator (EPE) および消費電力アナライザー
• AN 750: FPGA PDN ツールを使用して電源供給ネットワーク・デザインを最適化
• デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド

熱消費電力ガイドライン

• AN 787: Stratix® 10 熱モデリングおよび管理

電源シーケンス・ガイドライン

• AN 692: Agilex™ 7、Stratix® 10、Arria® 10、および Cyclone® 10 GX デバイスの電源シーケンスに関する考慮事項

4.デザイン例およびリファレンス・デザイン

Agilex™ 7 デバイス

• イーサネット Agilex™ デバイス向け E タイルハード IP
  • FPGA IP デザイン例ユーザーガイド
• トリプル・スピード・イーサネット IP
• F タイル・トリプルスピード・イーサネット FPGA IP デザイン例ユーザーガイド
• 10G イーサネット IP
  • F タイル低レイテンシー・イーサネット 10G MAC FPGA IP デザイン例ユーザーガイド
• 25G イーサネット IP
  • F タイル 25G イーサネット・FPGA IP デザイン例ユーザーガイド
• F タイル・イーサネット・ハード IP
  • F タイル・イーサネット・FPGA・ハード IP デザイン例ユーザーガイド
  • F タイル・ダイナミック・リコンフィグレーションのデザイン例ユーザーガイド

Stratix® 10 デバイス

• トリプル・スピード・イーサネット
  • AN830: FPGA トリプル・スピード・イーサネットおよびオンボード PHY チップのリファレンス・デザイン
• 1G/2.5G イーサネット
  • Stratix® 10 向け 1G/2.5G イーサネットのデザイン例
• 10G イーサネット
  • 低レイテンシー・イーサネット 10G MAC 向け FPGA IP デザイン例ユーザーガイド
• 40G イーサネット
  • 低レイテンシー 40Gbps イーサネット向け FPGA IP デザイン例ユーザーガイド
• FPGA H タイル・イーサネット・ハード IP
  • デザイン例ユーザーガイド
• 100G イーサネット
  • 低レイテンシー 100Gbps イーサネット向け FPGA IP デザイン例ユーザーガイド
• イーサネット Stratix® 10 向け E タイル・ハード IP
  • FPGA IP デザイン例ユーザーガイド

Arria® 10 デバイス

• トリプル・スピード・イーサネット
  • AN647: シングルポート・トリプル・スピード・イーサネットとオンボード PHY チップのリファレンス・デザイン
  • AN-744: Arria® 10 デバイス向けスケーラブル・トリプル・スピード・イーサネット・リファレンス・デザイン
  • Arria® 10 トリプル・スピード・イーサネットとネイティブ PHY のデザイン例
  • IEEE 1588v2 対応 Arria® 10 トリプル・スピード・イーサネットとネイティブ PHY のデザイン例
• 10G イーサネット
  • AN 699: FPGA イーサネット・デザイン・ツールキットの使用
  • AN 794: Arria® 10 低レイテンシー・イーサネット 10G MAC および XAUI PHY リファレンス・デザイン
  • AN 701: Arria® 10 1G/10G PHY を使用したスケーラブルな低レイテンシー・イーサネット 10G MAC
  • AN 838: Aquantia イーサネット PHY リファレンス・デザインによる Arria® 10 NBASE-T イーサネット・ソリューション間の相互運用性
  • Arria® 10 SoC のスケーラブルなマルチスピード 10M-10G イーサネットのデザイン例
  • Arria® 10 スケーラブル 10G イーサネット MAC + ネイティブ PHY (IEEE 1588v2 対応) デザイン例

5.デバッグ

ツール

Stratix® 10 デバイスのイーサネット・リンク・インスペクター

イーサネット・リンク・インスペクターは、2 つのサブツールで構成されます。

1. リンク監視 - Stratix® 10 デバイスとリンクパートナー間の正常性を継続的に監視できます。監視できる主な機能: リンク・ステータス・サマリー (CDR ロック、RX リカバリー周波数、レーン・アライメント、ロックなど)MAC パケット統計、FEC 統計など
2. リンク解析 - リンクへの透明性は、シーケンス (オート・ネゴシエーション、リンク・トレーニングなど) やシグナルタップ・ロジック・アナライザー・ファイルで収集された他のイベントにも関連します。特定のイベントに対して Signal Tap Logic Analyzer ファイルを構成およびキャプチャーし、リンク解析を使用して、イベント中にキャプチャされたイベントをインポートし、Stratix® 10 の動作を調査します。
   

特定の Quartus® ソフトウェアバージョン向けのイーサネット・リンク・インスペクターにアクセスするには、以下の表を参照してください。

• IP およびデバイスサポートの使用モデルについては、関連のイーサネット・リンク・インスペクター・ユーザーガイドにある「1.2 IP 対応するコアおよびデバイス」を参照してください。

Intellectual Property (IP) コア・リリースノート

インテル® Agilex™ デバイス

• イーサネット向け E タイル・ハード IP リリースノート

Stratix® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・リリースノート
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート
• Stratix® 10 10GBASE-KR PHY リリースノート
• イーサネット IP コア向けStratix® 10 H タイル・ハード IP リリースノート
• Stratix® 10 低レイテンシー 40Gbps イーサネット IP コア・リリースノート
• Stratix® 10 低レイテンシー 100Gbps イーサネット IP コア・リリースノート
• Stratix® 10 イーサネット FPGA IP 向け E タイル・ハード IP リリースノート

Arria® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・リリースノート
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート
• 1G/10G およびバックプレーン・イーサネット 10GBASE-KR PHY リリースノート
• 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア・リリースノート (英語)
• 25G イーサネット IP コア・リリースノート
• 低レイテンシー 40Gbps イーサネット IP コア・リリースノート
• 低レイテンシー 100Gbps イーサネット IP コア・リリースノート

Cyclone® 10 デバイス

• FPGA トリプル・スピード・イーサネット IP コア・リリースノート
• FPGA 低レイテンシー 10G イーサネット MAC IP コア・リリースノート

フォルトツリー解析ガイド

• 低レイテンシー 10G MAC のデータ破損の問題に関するフォルトツリー解析ガイド

ナレッジベース・ソリューション

インテル® Agilex™ デバイス

• ナレッジベースの検索 (Agilex™ FPGAs および SoC FPGAs 向け FPGA IP)

Stratix® 10 デバイス

• ナレッジベースの検索 (トリプル・スピード・イーサネット向け IP FPGA)
• ナレッジベースの検索 (低レイテンシー・イーサネット 10G MAC 向け FPGA IP)
• ナレッジベースの検索 (1G/2.5G/5G/10G イーサネット・マルチレート PHY 向け FPGA IP)
• ナレッジベースの検索 (25G イーサネット向け IP FPGA)
• ナレッジベースの検索 (低レイテンシー 40Gbps イーサネット向け FPGA IP)
• ナレッジベースの検索 (低レイテンシー 100Gbps イーサネット向け FPGA IP)

Arria® 10 デバイス

• ナレッジベースの検索 (トリプル・スピード・イーサネット向け IP FPGA)
• ナレッジベースの検索 (低レイテンシー・イーサネット 10G MAC 向け FPGA IP)
• ナレッジベースの検索 (1G/10G およびバックプレーン・イーサネット 10GBASE-KR PHY 向け FPGA IP)
• ナレッジベースの検索 (1G/2.5G/5G/10G イーサネット・マルチレート PHY 向け FPGA IP)
• ナレッジベースの検索 (25G イーサネット向け IP FPGA)
• ナレッジベースの検索 (低レイテンシー 40Gbps イーサネット向け FPGA IP)
• ナレッジベースの検索 (低レイテンシー 100Gbps イーサネット向け FPGA IP)

Cyclone® 10 デバイス

• ナレッジベースの検索 (トリプル・スピード・イーサネット向け IP FPGA)
• ナレッジベースの検索 (低レイテンシー・イーサネット 10G MAC 向け FPGA IP)

FPGA技術トレーニング

• テクニカル・トレーニング・カタログ

6.トレーニング・コースおよびビデオ