デバイス・コンフィグレーション・サポート・センター

デバイス・コンフィグレーション・サポート・センターでは、デザインの選択とコンフィグレーション機能の実装に必要なドキュメントとトレーニングを提供しています。

デバイス・コンフィグレーション・サポート・センターは、Agilex™ 7、Agilex™ 5、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けのリソースを提供しています。

コンフィグレーション・スキームと機能の選択、デザイン、実装に関する情報をご覧いただけます。また、システムの起動方法やコンフィグレーション・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、コンフィグレーション・システムの一連のデザインフローに従ってカテゴリー分けされています。

Agilex™ 7 システム・アーキテクチャーおよび Agilex™ 5 システム・アーキテクチャの追加サポート、主要な重要リソースとドキュメントが表示される標準的な開発フロー向けのステップバイステップのガイド付きジャーニーを入手。

その他のデバイスについては、デバイスと製品のサポートコレクションを検索してください。

1.デバイス固有コンフィグレーションの詳細

表 1. コンフィグレーション・スキームと機能の概要

デバイスファミリー	コンフィグレーション・スキーム				コンフィグレーション機能
	スキーム	データ幅	最大クロックレート	最大データレート	デザイン・セキュリティー	パーシャル・リコンフィグレーション (2)	リモート・システム・アップデート (英語)	Single Event Upsets	プロトコル経由コンフィグレーション
インテル® Agilex™ 7	Avalon® ストリーミング	32 ビット	125MHz	4000Mbps	√	√	パラレル・フラッシュ・ローダー II IP コア	√	該当なし
		16 ビット	125MHz	2000Mbps	√	√
		8 ビット	125MHz	1000Mbps	√	√
	アクティブシリアル (AS)	4 ビット	166⁽¹⁾MHz	664Mbps	√	√	√	√	√
	JTAG	1 ビット	30MHz	30Mbps	√	√	該当なし	√	該当なし
インテル® Agilex™ 5	Avalon® ストリーミング	16 ビット	125MHz	2000Mbps	√	√	パラレル・フラッシュ・ローダー II IP コア	√	該当なし
	Avalon® ストリーミング	8 ビット	125MHz	1000Mbps	√	√	パラレル・フラッシュ・ローダー II IP コア	√	該当なし
	アクティブシリアル (AS)	4 ビット	166⁽¹⁾MHz	664Mbps	√	√	√	√	√
	JTAG	1 ビット	30MHz	30Mbps	√	√	該当なし	√	該当なし
Stratix®10日	Avalon®-ST	32 ビット	125MHz	4000Mbps	√	√	パラレル・フラッシュ・ローダー II IP コア	√	該当なし
		16 ビット	125MHz	2000Mbps	√	√
		8 ビット	125MHz	1000Mbps	√	√
	アクティブシリアル (AS)	4 ビット	125⁽¹⁾MHz	500Mbps	√	√	√	√	√
	JTAG	1 ビット	30MHz	30Mbps	√	√	該当なし	√	該当なし
Arria®10	HPS を介したコンフィグレーション	32 ビット	100MHz	3200Mbps	√	√	HPS 経由	√	該当なし
	HPS を介したコンフィグレーション	16 ビット	100MHz	1600Mbps	√	√	HPS 経由	√	該当なし
	ファースト・パッシブ・パラレル (FPP)	32 ビット	100MHz	3200Mbps	√	√	パラレル・フラッシュ・ローダー IP コア	√	該当なし
		16 ビット	100MHz	1600Mbps	√
		8 ビット	100MHz	800Mbps	√
	アクティブシリアル (AS)	4 ビット	100MHz	400Mbps	√	√⁽³⁾	√	√	√
	アクティブシリアル (AS)	1 ビット	100MHz	100Mbps	√	√⁽³⁾	√	√	√
	パッシブシリアル (PS)	1 ビット	100MHz	100Mbps	√	√⁽³⁾	パラレル・フラッシュ・ローダー IP コア	√	該当なし
	JTAG	1 ビット	33MHz	33Mbps		√⁽³⁾	該当なし	√	該当なし
Cyclone® 10 GX	ファースト・パッシブ・パラレル (FPP)	32 ビット	100MHz	3200Mbps	√	√	パラレル・フラッシュ・ローダー IP コア	√	該当なし
		16 ビット	100MHz	1600Mbps	√
		8 ビット	100MHz	800Mbps	√
	アクティブシリアル (AS)	4 ビット	100MHz	400Mbps	√	√⁽³⁾	√	√	√
	アクティブシリアル (AS)	1 ビット	100MHz	100Mbps	√	√⁽³⁾	√	√	√
	パッシブシリアル (PS)	1 ビット	100MHz	100Mbps	√	√⁽³⁾	パラレル・フラッシュ・ローダー IP コア	√	該当なし
	JTAG	1 ビット	33MHz	33Mbps	該当なし	√⁽³⁾	該当なし	√	該当なし
Cyclone® 10 LP	ファースト・パッシブ・パラレル (FPP)	8 ビット	66⁽⁴⁾/100⁽⁶⁾MHz	528⁽⁴⁾/800⁽⁶⁾Mbps	該当なし	該当なし	パラレル・フラッシュ・ローダー IP コア	√	該当なし
	パッシブシリアル (PS)	1 ビット	66⁽⁴⁾/133⁽⁵⁾ MHz	66⁽⁴⁾/133⁽⁵⁾ Mbps	該当なし	該当なし	パラレル・フラッシュ・ローダー IP コア	√	該当なし
	アクティブシリアル (AS)	1 ビット	40MHz	40Mbps	該当なし	該当なし	√	√	該当なし
	JTAG	1 ビット	25MHz	25Mbps	該当なし	該当なし	該当なし	√	該当なし
注: OSC_CLK_1 をコンフィグレーション・クロック・ソースとして使用する場合の最大クロックレート。内蔵オシレーターをコンフィグレーション・クロック・ソースとして使用する場合、SmartVID の動作中、またはデバイスがユーザーモードの場合は、最大クロックレートが低下します。デバイスのコンフィグレーションを完全に行った後で、パーシャル・リコンフィグレーションを行うことができます。詳しくは、パーシャル・リコンフィグレーション・ユーザーガイドを参照してください。パーシャル・コンフィグレーションは、内部ホストとしてコンフィグレーションされている場合にのみ実行できます。内部ロジック用電源電圧、VCCINT = 1.0V。内部ロジック用電源電圧、VCCINT = 1.2V。内部ロジック用電源電圧、VCCINT = 1.2V。Cyclone 10 LP 1.2V コア電圧デバイスは、10CL006、10CL010、10CL016、10CL025、10CL040 に対してのみ 133MHz DCLK fMAX をサポートします。

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2.コンフィグレーション・スキームと IP

コンフィグレーション・ユーザーガイド

Agilex™ 7 デバイス

Agilex™ 7 コンフィグレーション・ユーザーガイド

インテル® Agilex™ 5 デバイス

Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs

Stratix 10® デバイス

Stratix® 10 設定ユーザーガイド

HPS を介したコンフィグレーション

ハード・プロセッサー・システム (HPS) を利用して SoC デバイスの FPGA 部分を構成します

Agilex™ 7 デバイス

Agilex™ 7 ハードプロセッサーシステムのテクニカルリファレンスマニュアル

インテル® Agilex™ 5 デバイス

ハード・プロセッサー・システム・テクニカル・リファレンス・マニュアル: Agilex™ 5 SoC

Stratix® 10 デバイス

Arria® 10 デバイス

ファースト・パッシブ・パラレル

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

FPGA パラレル・フラッシュ・ローダー IP コア・ユーザーガイド

アクティブシリアル

Agilex™ 7 デバイス

Agilex™ 7 コンフィグレーション・ユーザーガイド

インテル® Agilex™ 5 デバイス

Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Stratix® 10 設定ユーザーガイド

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

パッシブシリアル

Arria® 10 GX デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

FPGA パラレル・フラッシュ・ローダー IP コア・ユーザーガイド

JTAG

Agilex™ 7 デバイス

インテル® Agilex™ 5 デバイス

Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

3.高度なコンフィグレーション機能

デバイス・セキュリティー

Agilex™ 7 デバイス

Agilex™® 7 デバイス・セキュリティー・ユーザーガイド

Stratix® 10 デバイス

Stratix® 10 デバイス・セキュリティー・ユーザーガイド

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

AN 556: FPGAs でのデザイン・セキュリティー機能の使用

パーシャル・リコンフィグレーション

Agilex™ 7 デバイス

パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド

インテル® Agilex™ 5 デバイス

パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド

Stratix® 10 デバイス

Arria® 10 デバイス

Cyclone® 10 GX デバイス

パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド

その他のリソース

リモート・システム・アップグレード

Agilex™ 7 デバイス

Agilex™ 7 コンフィグレーション・ユーザーガイド

インテル® Agilex™ 5 デバイス

Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

リモート・アップデート・FPGA IP コア・ユーザーガイド

Single Event Upset (SEU) の緩和

Agilex™ 7 デバイス

Agilex™ 7 SEU 緩和機能ユーザーガイド

インテル® Agilex™ 5 デバイス

SEU 緩和ユーザーガイド: Agilex™ 5 FPGAs および SoC

Stratix® 10 デバイス

Stratix® 10 SEU 緩和機能ユーザーガイド

Arria® 10 デバイス

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

その他のリソース

Configuration via Protocol (CvP)

CvP サポートページ

Agilex™ 7 デバイス

Agilex®™ 7 デバイスプロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

インテル® Agilex™ 5 デバイス

Configuration via Protocol (CvP) Implementation User Guide: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Stratix® 10 プロトコル経由コンフィグレーション (CvP) 実装ユーザーガイド

Arria® 10 デバイス

Cyclone® 10 GX デバイス

フラッシュアクセス IP

Agilex™ 7 デバイス

インテル® Agilex™ 5 デバイス

メールボックス・クライアントFPGA IP ユーザーガイド

Stratix® 10 デバイス

Arria® 10 デバイス

Cyclone® 10 GX デバイス

Cyclone® 10 LP デバイス

チップ ID IP

Agilex™ 7 デバイス

インテル® Agilex™ 5 デバイス

メールボックス・クライアントFPGA IP ユーザーガイド

Stratix® 10 デバイス

チップ ID FPGA IP コア・ユーザーガイド

Arria® 10 デバイス

チップ ID FPGA IP コア・ユーザーガイド

Cyclone® 10 GX デバイス

チップ ID FPGA IP コア・ユーザーガイド

4.インテル® Quartus® Prime 開発ソフトウェアのデザインフロー

表 2 - デバイス・コンフィグレーション設定とプログラミング・ファイル生成フロー

トピック	詳細
全般設定	Quartus® Prime 開発ソフトウェアの [デバイスとピンのオプション] ダイアログボックスの [全般] ページ。デバイスのオプションを指定します。これらのオプションは、コンフィグレーション・スキームには依存しません。
コンフィグレーションの設定	Quartus® Prime 開発ソフトウェアの [デバイスとピンのオプション] ダイアログボックスの [構成] ページ。デバイス・コンフィグレーション・スキーム、コンフィグレーション・デバイス設定、コンフィグレーション・ピン設定を指定します。
プログラミング・ファイルの設定	Quartus® Prime 開発ソフトウェアのデバイスとピンオプションダイアログボックスのプログラミング・ファイルページ。生成するプログラミング・ファイル形式を選択します。このページでのプログラミング・ファイルの選択はオプションですが、[プログラミングファイルの変換またはプログラミングファイル・ジェネレーター] を使用して、選択したコンフィグレーション・スキームで使用するプログラミング・ファイルのタイプを変換 / 生成することが推奨されています。
その他の高度なオプション機能の設定	Quartus® Prime 開発ソフトウェアの [デバイスとピンのオプション] ダイアログボックスのエラー検出 CRC、CvP 設定、およびパーシャル・リコンフィグレーション・ページ。 [エラー検出 CRC] ページ - エラー検出を使用するかどうか、およびチェックするレートを指定します。 [CvP 設定] ページ - CvP 設定のタイプを指定します。 [パーシャル・リコンフィグレーション] ページ - パーシャル・リコンフィグレーション設定を指定します。
コンフィグレーションとプログラミング・ファイルの生成	デザインのコンパイルが完了すると、プログラミング・ファイルの変換またはプログラミング・ファイル・ジェネレーターは、Quartus® Prime 開発ソフトウェアのツールとなり、選択したコンフィグレーション・スキームまたはコンフィグレーション機能向けのプログラミング・ファイルの種類を変換 / 生成します。

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デバイスのコンフィグレーション設定およびコンフィグレーションとプログラミング・ファイルの生成に関する情報はどこにありますか？

Agilex™ 7 デバイス

Agilex™ 7 コンフィグレーション・ユーザーガイド

インテル® Agilex™ 5 デバイス

Device Configuration User Guide: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Stratix® 10 設定ユーザーガイド

Arria® 10 デバイス

Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 GX デバイス

Cyclone® 10 GX コア・ファブリックおよび汎用 I/O ハンドブック

Cyclone® 10 LP デバイス

Cyclone® 10 LP コア・ファブリックおよび汎用 I/O ハンドブック

5.ボードデザイン

デバイス・コンフィグレーション・デザインのガイドラインに関する情報はどこにありますか？

Agilex™ 7 デバイス

AN 886: Agilex™ 7 デバイス・デザイン・ガイドライン

インテル® Agilex™ 5 デバイス

Stratix® 10 デバイス

Stratix® 10 デバイス・デザイン・ガイドライン

Arria® 10 デバイス

Cyclone® 10 GX デバイス

Cyclone® 10GX デバイス・デザイン・ガイドライン

コンフィグレーション・ピンの接続ガイドラインの情報はどこで入手できますか？

Agilex™ 7 デバイス

Agilex™ 7 デバイス・ファミリーのピン接続ガイドライン

インテル® Agilex™ 5 デバイス

Pin Connection Guidelines: Agilex™ 5 FPGAs and SoCs

Stratix® 10 デバイス

Stratix® 10 デバイス・ファミリーのピン接続ガイドライン

Arria® 10 デバイス

Arria® 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン

Cyclone® 10 GX デバイス

Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン

Cyclone® 10 LP デバイス

Cyclone® 10 LP デバイス・ファミリー・ピン接続ガイドライン

コンフィグレーション仕様に関する情報はどこにありますか？

デバイス・データシートのコンフィグレーション仕様では，以下の仕様が指定されています。

コンフィグレーション制御ピンのタイミング仕様
サポートされる各コンフィグレーション・スキームのタイミング / パフォーマンス仕様
コンフィグレーション・ビット・ストリームのサイズ

Agilex™ 7 デバイス

Agilex™ 7 デバイス・データシート

インテル® Agilex™ 5 デバイス

Agilex®™ 5 FPGAsおよび SoC デバイス・データシート

Stratix® 10 デバイス

Stratix® 10 デバイス・データシート

Arria® 10 デバイス

Cyclone® 10 GX デバイス

Cyclone® 10 LP デバイス

6.デバッグ

コンフィグレーション・デバッガー・ツールは、プログラミングとコンフィグレーションに関する問題のデバッグに役立ちます。このツールは、Quartus® Prime 開発ソフトウェア・プロ・エディション・プログラマーのバージョン 21.3 以降でサポートされています。

AN 955: プログラマーズ・コンフィグレーション・デバッガー・ツール

FPGA コンフィグレーション・トラブルシューター

JTAG を使用した Agilex™ 7 および Stratix® 10 FPGA システム・コンソール・デバッグ・ツール

AN 936: JTAG インターフェイス経由での SDM コマンドの実行

Stratix® 10 FPGA SDM デバッグ・ツールキットは、コンフィグレーションに関する問題のデバッグに役立ちます。

これは、Quartus® Prime 開発ソフトウェア・プロ・エディション v18.1 以降で利用可能です。

Arria® 10 デバイスのコンフィグレーション不良 / デザイン・セキュリティー / エラー検出の循環冗長検査 (CRC) をデバッグするためのツールをお探しですか?

この構成診断ツールを入手するには、Altera営業担当者にお問い合わせください。

このトラブルシューターまたはフォールトツリー解析を使って、考えられるコンフィグレーションの不具合原因を特定できます。

ナレッジベース・ソリューション

ナレッジベースにアクセスし、直面している問題のキーワードを入力して、ソリューションを探してください。

コンフィグレーション・デバイス

表 3 - FPGA コンフィギュレーションデバイス

コンフィグレーション・デバイス・ファミリー	容量	パッケージ	電圧	FPGA 製品ファミリーとの互換性
EPCQ-A†	4 Mb - 32 Mb	8 ピン SOIC	3.3 V	Stratix® V、Arria® V、Cyclone® V、Cyclone® 10 LP およびそれ以前の FPGA ファミリーとの互換性あり。
EPCQ-A†	64 Mb - 128 Mb	16 ピン SOIC	3.3 V	Stratix® V、Arria® V、Cyclone® V、Cyclone® 10 LP およびそれ以前の FPGA ファミリーとの互換性あり。
注: † EPCQ-A ファミリーは、インテル® Quartus® Prime ソフトウェア・スタンダード・エディション v17.1 以降でサポートされています。バージョン 17.1 に含まれていないレガシーファミリーの製品サポートについては、サービスリクエストを申請してください。「コンフィグレーション・デバイス」も参照してください。

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表4 - サポートされているサードパーティ製設定デバイス

FPGA	ベンダー	パーツナンバー		バイト・アドレッシング	ダミークロック設定		永久的なクワッドイネーブルド・フラッシュか？	サポートカテゴリー
		プリフィクス	接尾辞		ASx1	ASx4
インテル® Agilex™ 7	Micron	MT25QU128	ABA8E12-0AAT	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	Alteraテストおよびサポート済み
		MT25QU256	ABA8E12-0AAT
		MT25QU512	ABB8E12-0AAT
		MT25QU01G	BBB8E12-0AAT
		MT25QU02G	CBB8E12-0AAT
	マクロニクス⁽¹⁰⁾	MX25U12835F	XDI-10G	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	Alteraテストおよびサポート済み
		MX25U25643G	XDI00					動作確認^済み(13)
		MX25U25645G	XDI00					Alteraテストおよびサポート済み
		MX25U51245G	XDI00
		MX66U1G45G	XDI00
		MX66U2G45G	XRI00
	ISSI	IS25WP256E	-ティッカー	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		IS25WP512M	-ティッカー
		IS25WP01G	-RHLE⁽²²⁾
	ギガデバイス	GD25LB512ME	BFRY(²³⁾	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		GD25LT512ME	ビリー⁽²³⁾
		GD55LB01GE	ビリー⁽²³⁾
		GD55LT01GE	BFRY(²³⁾
		GD55LB02GE	バイル⁽²³⁾
	ウィンボンド	W25Q512NW	FIA⁽²³⁾	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		W25Q02NW	未定					動作確認^済み(11)
		W25Q01NW	未定					動作確認^済み(11)
インテル® Agilex™ 5	Agilex®™ 5 デバイスは、以下の両方の基準を満たすあらゆる Quad SPI フラッシュデバイスをサポートできる汎用 QSPI フラッシュ・コントローラーをサポートします。シリアルフラッシュ検出可能パラメーター (SFDP) 標準をサポート専用ピンリセットをサポート Alteraでは、Micron、Macronix、ISSI* の QSPI フラッシュデバイスを使用することをお勧めします。上記の両方の基準を満たす Quad SPI デバイスは、Quartus® プログラミング・ファイル・ジェネレーター・ツールおよび Quartus Programmer バージョン 24.1 Pro Edition 以降でサポートされています。詳細については、デバイス構成ユーザーガイド: Agilex™ 5 FPGAs および SoC。
Stratix®10日	Micron	MT25QU128	ABA8ESF-0SIT	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(11)
		MT25QU256	ABA8E12-1SIT
		MT25QU512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					Alteraテストおよびサポート済み
		MT25QU02G	CBB8E12-0SIT					動作確認^済み(11)
	マクロニクス⁽¹⁰⁾	MX25U12835F	MI-100	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(11)
		MX25U25643G	XDI00					動作確認^済み(13)
		MX25U25645G	XDI00
		MX25U51245G	XDI00
		MX66U51235F	XDI-10G					動作確認^済み(11)
		MX66U1G45G	XDI00					動作確認^済み(11)
		MX66U2G45G	XRI00					Alteraテストおよびサポート済み
	ISSI	IS25WP256E	-ティッカー	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		IS25WP512M	-ティッカー
		IS25WP01G	-ライル⁽²²⁾
	ギガデバイス	GD25LB512ME	BFRY(²³⁾	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		GD25LT512ME	ビリー⁽²³⁾
		GD55LB01GE	ビリー⁽²³⁾
		GD55LT01GE	BFRY(²³⁾
		GD55LB02GE	バイル⁽²³⁾
	ウィンボンド	W25Q512NW	FIA⁽²³⁾	3 バイト⁽¹⁾	該当なし	ノート⁽¹⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		W25Q02NW	未定					動作確認^済み(11)
		W25Q01NW	未定					動作確認^済み(11)
Arria®10 Cyclone® 10 GX	Micron	MT25QU256	ABA8E12-1SIT	4バイト⁽⁴⁾	10⁽⁴⁾	10⁽⁴⁾	いいえ⁽⁶⁾	動作確認^済み(11)
		MT25QU512	ABB8ESF-0SIT					動作確認^済み(13)
		MT25QU512	ABB8E12-0SIT					動作確認^済み(12)
		MT25QL512	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QU01G	BBB8ESF-0SIT					動作確認^済み(13)
		MT25QU01G	BBB8E12-0SIT					動作確認^済み(12)
		MT25QU01G	BBA8E12-0SIT					動作確認^済み(12)
		MT25QU02G	CBB8E12-0SIT					動作確認^済み(13)
	Macronix	MX25U256	45GXDI54⁽³⁾	4バイト⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	はい⁽⁶⁾	動作確認^済み(11)
		MX25U512	45GXDI54⁽³⁾	4バイト⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	はい⁽⁶⁾	動作確認^済み(11)
		MX25U512	45GMI00⁽¹⁸⁾	3 バイト⁽¹⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MX66L512	35FMI-10G⁽¹⁹⁾	3 バイト⁽¹⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MX66U1G	45GXDI54⁽³⁾	4バイト⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	はい⁽⁶⁾	動作確認^済み(11)
		MX66L1G	45GMI-10G⁽²⁰⁾	3 バイト⁽¹⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MX66U2G	45GXRI54⁽³⁾	4バイト⁽⁵⁾	10⁽⁵⁾	10⁽⁵⁾	はい⁽⁶⁾	動作確認^済み(11)
	サイプレス/インフィニオン	S25FS512	SDSBHV210	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		S25FL512⁽²⁵⁾	AGMFI011
		S70FL01G⁽²⁵⁾	SAGMFI011
Stratix® V Arria® V Arria® V SoC Cyclone® V Cyclone® V SoC	Micron	MT25QL128	ABA8ESF-0SIT	3 バイト⁽¹⁾	^12-4	^12-4	いいえ⁽⁶⁾	動作確認^済み(13)
		MT25QU128	ABA8ESF-0SIT	3 バイト⁽¹⁾	10⁽¹⁾	10⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MT25QU256	ABA8ESF-0SIT	3 バイト⁽¹⁾	10⁽¹⁾	10⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MT25QL256	ABA8ESF-0SIT	4バイト⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		MT25QL512	ABB8ESF-0SIT	4バイト⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		MT25QL512	ABA8ESF-0SIT	3 バイト⁽¹⁾	10⁽¹⁾	10⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
		MT25QL01G	BBB8ESF-0SIT	4バイト⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		MT25QL02G	CBB8E12-0SIT	4バイト⁽⁴⁾	4⁽⁴⁾	10⁽⁴⁾	いいえ⁽⁶⁾	動作確認^済み(11)
	Macronix	MX25L128	33FMI-10G⁽¹⁵⁾	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		MX25L256	45GMI-08G⁽¹⁶⁾					動作確認^済み(13)
		MX25L256	35FMI-10G⁽¹⁶⁾					動作確認^済み(12)
		MX25L512	45GMI-08G⁽¹⁵⁾					動作確認^済み(13)
		MX66L512	35FMI-10G⁽¹⁵⁾					動作確認^済み(12)
		MX25U512	45GMI00⁽¹⁶⁾
		MX25U512	45GXDI00⁽¹⁶⁾
		MX66L1G	45GMI-10G⁽¹⁶⁾
		MX66U2G	45GXR100⁽¹⁵⁾
	サイプレス/インフィニオン	S25FL128⁽²⁵⁾	SAGMFI000	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	6⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(13)
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI010
		S25FL512⁽²⁵⁾	SAGMFIG11					動作確認^済み(12)
		S70FL01G⁽²⁵⁾	SAGMFI011⁽¹⁷⁾					動作確認^済み(12)
	ギガデバイス	GD25Q127	CFIG(¹⁵⁾	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
	ギガデバイス	GD25Q256	DFIG⁽¹⁵⁾	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	4⁽¹⁾	いいえ⁽⁶⁾	動作確認^済み(12)
Cyclone® 10 LP	Micron	MT25QL128	ABA8ESF-0SIT	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	該当なし	いいえ⁽⁶⁾	動作確認^済み(11)
		MT25QL256	ABA8ESF-0SIT
		MT25QL512	ABB8ESF-0SIT
		MT25QL01G	BBB8ESF-0SIT
		MT25QL02G	CBB8E12-0SIT
	Macronix	MX25L128	33FMI-10G	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	該当なし	いいえ⁽⁶⁾	動作確認^済み(11)
		MX25L256	45GMI-08G
		MX25L512	45GMI-08G
	サイプレス/インフィニオン	S25FL128⁽²⁵⁾	SAGMFI000	3 バイト⁽¹⁾⁽²⁾	8⁽¹⁾	該当なし	いいえ⁽⁶⁾	動作確認^済み(11)
		S25FL256⁽²⁵⁾	SAGMFI000
		S25FL512⁽²⁵⁾	SAGMFI0I0
注: コンフィグレーション・デバイスのデフォルト設定を使用。リモート・システム・アップグレードを実行する場合、イメージの開始アドレスは最初の 128Mb 以内に設定する必要があります。 Arria® 10 および Cyclone® 10 GX デバイスは、部品番号 MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54、MX66U2G45GXRI54 の Macronix コンフィグレーション・デバイスのみをサポートします。 Quartus® プログラマーは、プログラミング動作中に不揮発性コンフィグレーション・レジスターを設定します。サードパーティーのプログラマーを使用する場合は、ユーザーが手動でレジスターを設定する必要があります。コンフィグレーション・デバイスはこの値に固定され、ユーザーがこの設定を変更することはできません。 Quartus® プログラマーがクアッドモードを有効にするコマンドを発行します。これらのコンフィグレーション・デバイスは、レガシーの ASMI パラレル I FPGA IP コアおよび ASMI パラレル II FPGA IP コアではサポートされていません。新規デザインの場合は、汎用シリアル・フラッシュ・インターフェイスFPGA IP コアを参照してください。 AS × 1 - アクティブ・シリアル・コンフィグレーションでは、1 ビットデータ幅がサポートされます AS x 4 - アクティブ・シリアル・コンフィグレーション・スキームでは、4 ビットデータ幅がサポートされます Agilex™® 7 および Stratix® 10 デバイスは、部品番号 MX25U25645GXDI54、MX25U51245GXDI54、MX66U1G45GXDI54、および MX66U2G45GXRI54 の Macronix コンフィグレーション・デバイスをサポートしていません。 FPGA構成で検証済み。 HPS でテスト済み。 FPGA構成および HPS で検証済み。ブート ROM FPGA、通常の READ 動作を実行してビット・ストリームの最初の部分であるファームウェアをロードし、ファームウェアがロードされた後、フラッシュ・ベンダーによって定義されたシリアル・フラッシュ・ディスカバリー・パラメーター (SFDP) テーブルを読み込んで、残りのビットストリームをロードするためのクアッド I/O FAST READ 動作を実行するためのダミークロックサイクル数を決定します。 U-Boot 更新が必要です。フラッシュに使用される U-Boot。 U-Boot 更新が必要です。 2 個のチップセレクトHPS フラッシュ・プログラマーと BootROM は、CS0 のみを使用します。 U-Boot の変更が必要です U-Boot でプログラム済み変更された U-Boot でプログラム済み S70FS01G は、Arria® 10 および Cyclone® 10 GX デバイスとの互換性はありません。プログラミング・フロー・テンプレートに基づいて新しいフラッシュメモリー・コンフィグレーション・デバイスを定義する必要があります: デバイス ID = 0x9d 0x70 0x1b、デバイス密度 = 1024Mb、合計デバイス die = 1、プログラミング・フロー・テンプレート = Macronix。Quartus® Prime プロ・エディションのカスタム・フラッシュ・デバイスの追加を参照してください。プログラミング・フロー・テンプレートに基づいて新しいフラッシュメモリー・コンフィグレーション・デバイスを定義する必要があります: デバイス ID = 0x00 0x00 0x00、デバイス密度 = 512Mb / 1024Mb / 2048Mb、合計デバイス die = 1、プログラミング・フロー・テンプレート = Macronix。Quartus® Prime プロ・エディションのカスタム・フラッシュ・デバイスの追加を参照してください。プログラミング・フロー・テンプレートに基づいて新しいフラッシュメモリー・コンフィグレーション・デバイスを定義する必要があります: プログラマーに部品を追加する必要があります: デバイス ID = 0x9d 0x70 0x1b、デバイス密度 = 1024Mb、合計デバイス die=1、プログラミング・フロー・テンプレート = Issi。Quartus® Prime プロ・エディションのカスタム・フラッシュ・デバイスの追加を参照してください。 Quartus® Prime ソフトウェアは、S25FL-S ファミリーおよび S70FL01GS 内の特定のコンフィグレーション・デバイスに影響するフラッシュ仕様「CLK なしの CS# トグルとデータは無効と見なされます」をサポートしていません。
表 3 に、Quartus® 変換プログラミング・ファイル・ツール / プログラミング・ファイル・ジェネレーターおよび Quartus Programmer バージョン 21.3 プロ・エディションおよび 20.1 スタンダード・エディション以降でサポートされているサードパーティ・コンフィグレーション・デバイスの基準を示します。 Alteraテストおよびサポート:これらのデバイスは、FPGAツールによる回帰テストを受けており、その使用はAltera FPGAテクニカルサポートによって完全にサポートされています。動作確認済み: これらのデバイスは、Quartus® 変換プログラミング・ファイル・ツールまたはプログラミング・ファイル・ジェネレーター・ツールおよび Quartus Programmer バージョン 21.3 Pro Edition または 20.1 Standard Edition 以降でサポートされています。プログラミング・ファイル・ジェネレーター・ツールのコンフィグレーション・デバイス・リストに明示的にリストされていないデバイスの場合、使用可能なメニュー・オプションを使用してカスタムデバイスを定義できます。

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デザイン例およびリファレンス・デザイン

Design Store

Agilex™ 7 デバイス

Stratix® 10 デバイス

Arria® 10 デバイス

Cyclone® 10 GX デバイス

Cyclone® 10 LP デバイス

表5 - トレーニング・コースとビデオ

FPGAテクニカル・トレーニング・カタログ

ビデオタイトル	詳細
FPGAsの構成の概要	コンフィグレーション・デバイスのコンフィグレーションおよびプログラミングに使用できるコンフィグレーション・スキームFPGAsソリューション、機能、ツールについて説明します。
FPGAs のコンフィグレーション・スキーム	FPGAsコンフィグレーションに使用できるすべてのコンフィグレーション・スキームの違いについて説明します。
インテル® Stratix® 10 デバイス向け構成	Stratix® 10 デバイスで使用可能な固有のコンフィグレーション機能について説明します。
MAX® 10 デバイスでのリモート・システム・アップグレード	MAX®10 デバイスで RSU をセットアップして実行する方法について説明します。
FPGA SoC 向け第 2 ステージ・ブートローダーの作成	第 2 ステージ・ブート・ソフトウェアを素早くカスタマイズして生成するためのフローとツールについて説明します。
Arria® 10 SoC FPGAsによるセキュアブート	暗号化や署名がなされた第 2 ステージのブートイメージを使用して、Arria® 10 SoC FPGAsの生成とプログラミングについて説明します。
Arria® 10 および Cyclone® 10 GX デバイスにおけるシングル・イベント・アップセットの緩和	独自の SEU 緩和ソリューションのデザインに使用可能な Arria® 10 および Cyclone® 10 GX デバイス・ファミリーの機能について説明します。
FPGA デバイスにおける SEU 緩和: 階層タグ	シングル・イベント・アップセット (SEU) 緩和技術に階層タグという機能を追加することで、センシティビティー・プロセシング・ソリューションを改善する方法について説明します。
FPGAデバイスにおける SEU 緩和: フォルト・インジェクション	フォルト・インジェクション IP コアとフォルト・インジェクション・デバッガー・ソフトウェアによる時間当たりの故障 (FIT) レートの低減について説明します。
汎用シリアル・フラッシュ・インターフェイスの使用	汎用シリアル・フラッシュ・インターフェイスFPGA IP コアを使用して、シリアル・ペリフェラル・インターフェイス (SPI) タイプのフラッシュ・デバイスをプログラムする方法について説明します。
SoC ハードウェアの概要: フラッシュ・コントローラーとインターフェイス・プロトコル	Cyclone® V、Arria® V、および Arria® 10 SoC に搭載されているハード・プロセッサー・サブシステム (HPS) について説明します。オンライン・トレーニングには、不揮発性ストレージ・コントローラーや各種インターフェイス・プロトコルに関する情報も含まれます。
FPGA デバイス向けパーシャル・リコンフィグレーション: 概要 & プロジェクト・アサインメント	パーシャル・リコンフィグレーション・トレーニング、パート 1 / 4。このトレーニング・パートでは、PR 機能および PR デザインの一般的なデザインフローについて紹介します。また、デザイン・パーティションとロジックロック・リージョンのアサインメント、PR デザインを実装するための必須アサインメント、PR 向けデザインのフロアプランでの推奨事項についても説明します。
FPGAデバイス向けのパーシャル・リコンフィグレーション: デザイン・ガイドラインとホスト要件	パーシャル・リコンフィグレーション・トレーニング、パート 2 / 4。このパートでは、ポート・スーパーセットやフリーズ・ロジックの作成など、PR デザイン作成のガイドラインについて説明します。また、PR の動作を制御するために、デザインのスタティック・リージョンや外部デバイスに追加されるロジックである PR ホストの要件についても説明します。
FPGA デバイス向けのパーシャル・リコンフィグレーション: PR ホスト IP & 実装	パーシャル・リコンフィグレーション・トレーニング、パート 3 / 4。このパートでは、PR コントローラー IP、リージョン・コントローラー IP、フリーズ・ブリッジ IP など、Quartus® Prime ソフトウェアに含まれるすべての PR IP について説明します。また、これらの IP を使用して、内部または外部のホストデザインを実装する方法についても説明します。
FPGAデバイス向けのパーシャル・リコンフィグレーション: 出力ファイルとデモ	パーシャル・リコンフィグレーション・トレーニング、パート 4 / 4。トレーニングの最終パートでは、PR プロジェクトにおけるデザインフロー全体について説明します。また、フローから出力されるファイルにも注目します。また、Arria® 10 GX 開発キットを使用した完全かつ機能的な PR デザインのデモも含んでいます。

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表 6 - その他のビデオ

FPGAクイックビデオ

ビデオタイトル	詳細
FPGAsのための Qsys 内でのパーシャル・リコンフィグレーション・デザインの実装	この動画では、FPGAs 向け Qsys でパーシャル・リコンフィグレーション・デザインを実装する方法を説明します。
Cyclone® 10 LP FPGA のシステムコンソールを介した EPCQ データのリモート・システム・アップグレードとアップデート	Cyclone® 10 LP FPGAでリモート・システム・アップグレード機能を実行する方法については、このビデオをご覧ください。
Arria® 10 プロトコル経由コンフィグレーション (CvP)	PCIe プロトコルを使用して Arria® 10 デバイスを構成する方法については、こちらのビデオをご覧ください。
1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 1 (英語)	このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について学びます。
1 つの JTAG チェーン内の複数の JTAG デバイス向けに JAM ファイルをカスタマイズする方法、パート 2 (英語)	このビデオでは、マルチデバイス JTAG チェーンを使用して、ボード向けに JAM ファイルをカスタマイズする方法について学びます。
シリアル・フラッシュ・ローダー IP コアを使用して、JTAG インターフェイス経由でアクティブシリアル (AS) コンフィグレーションを行う方法 (英語)	このビデオでは、通常の JTAG コンフィグレーション以外のコンフィグレーション・スキームについて学びます。また、このビデオではシリアル・フラッシュ・ローダー (SFL) IP コアについても取り上げます。

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詳細については、次のリソースを検索してください: ドキュメント、トレーニング・コース、ビデオ、デザイン例、ナレッジベース。

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デバイス・コンフィグレーション・サポート・センター

1.デバイス固有コンフィグレーションの詳細

表 1. コンフィグレーション・スキームと機能の概要

2.コンフィグレーション・スキームと IP

コンフィグレーション・ユーザーガイド

HPS を介したコンフィグレーション

ファースト・パッシブ・パラレル

アクティブシリアル

パッシブシリアル

JTAG

3.高度なコンフィグレーション機能

デバイス・セキュリティー

パーシャル・リコンフィグレーション

リモート・システム・アップグレード

Single Event Upset (SEU) の緩和

Configuration via Protocol (CvP)

フラッシュアクセス IP

チップ ID IP

4.インテル® Quartus® Prime 開発ソフトウェアのデザインフロー

表 2 - デバイス・コンフィグレーション設定とプログラミング・ファイル生成フロー

デバイスのコンフィグレーション設定およびコンフィグレーションとプログラミング・ファイルの生成に関する情報はどこにありますか？

5.ボードデザイン

デバイス・コンフィグレーション・デザインのガイドラインに関する情報はどこにありますか？

コンフィグレーション・ピンの接続ガイドラインの情報はどこで入手できますか？

コンフィグレーション仕様に関する情報はどこにありますか？

6.デバッグ

FPGA コンフィグレーション・トラブルシューター

ナレッジベース・ソリューション

コンフィグレーション・デバイス

表 3 - FPGA コンフィギュレーションデバイス

表4 - サポートされているサードパーティ製設定デバイス

デザイン例およびリファレンス・デザイン

表5 - トレーニング・コースとビデオ

表 6 - その他のビデオ