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1.1. このバージョンの新機能
1.2. パーシャル・リコンフィグレーション用語
1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.4. 内部ホストのパーシャル・リコンフィグレーション
1.5. 外部ホストのパーシャル・リコンフィグレーション
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項
1.8. 階層型パーシャル・リコンフィグレーション
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン)
1.14. PRプログラミング・エラーの回避
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ 3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
Quartus® Prime プロ・エディション開発ソフトウェアに含まれる次の Intel® FPGA IP コアによって、パーシャル・リコンフィグレーションの実装が簡素化されます。
これらの IP コアのうち1つ以上をインスタンス化して、デザインに PR 機能のハンドシェイクを実装し、ロジックをフリーズします。または、独自の PR ハンドシェイクを作成し、PR 領域とインターフェイス接続するロジックをフリーズします。
| Intel® FPGA IP | 説明 | 使用方法 |
|---|---|---|
| Partial Reconfiguration Controller Intel® FPGA IP |
Agilex® 7、 Agilex™ 5、または Stratix® 10 FPGAのパーシャル・リコンフィグレーション・ビットストリームを送信する専用の IP コンポーネント。PR ビットストリームでは、リコンフィグレーションを実行するために、FPGA の CRAM ビットを調整します。 |
Stratix® 10、 Agilex™ 5、または Agilex® 7 FPGA ごとに 1 つのインスタンス |
| Partial Reconfiguration External Configuration Controller Intel® FPGA IP | 専用 PR ピンを介した外部ソース経由の Stratix® 10および Agilex® 7 FPGA パーシャル・リコンフィグレーションをサポートするIPコンポーネント。 | Stratix® 10、 Agilex™ 5、または Agilex® 7 FPGA ごとに 1 つのインスタンス、外部コンフィグレーション |
| Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IP |
パーシャル・リコンフィグレーション・ビットストリームを Arria® 10または Cyclone® 10 GX FPGA に送信する専用の IP コンポーネント。PR ビットストリームでは、リコンフィグレーションを実行するために、FPGA の CRAM ビットを調整します。 |
Arria® 10または Cyclone® 10 GX FPGAごとに 1 つのインスタンス、内部または外部コンフィグレーション |
| Partial Reconfiguration Region Controller Intel® FPGA IP |
PR 領域とのハンドシェイクを制御するブロックへの標準 Avalon® メモリーマップド・インターフェイスを提供します。PR 領域の停止、リセット、および再起動が、PRハンドシェイクに従って行われることを保証します。 |
PR 領域ごとに 1 つのインスタンス |
| Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge Intel® FPGA IP |
Avalon® メモリーマップド・インターフェイスの PR 領域にフリーズ機能を提供します。 |
各 PR 領域の各インターフェイスに 1 つのインスタンス |
| Avalon® Streaming Partial Reconfiguration Freeze Bridge Intel® FPGA IP |
Avalon® Streaming インターフェイスの PR 領域にフリーズ機能を提供します。 |
各 PR 領域の各インターフェイスに 1 つのインスタンス |
セクションの内容
内部および外部PRホスト・コンフィグレーション
Partial Reconfiguration Controller Intel FPGA IP
Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP
Partial Reconfiguration External Configuration ControllerIntel FPGA IP
Partial Reconfiguration Region Controller Intel FPGA IP
Avalon Memory-Mapped Partial Reconfiguration Freeze Bridge IP
Avalon Streaming Partial Reconfiguration Freeze Bridge IP
インテルFPGA IPの生成およびシミュレーション
Quartus Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴