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1.1. このバージョンの新機能
1.2. パーシャル・リコンフィグレーション用語
1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.4. 内部ホストのパーシャル・リコンフィグレーション
1.5. 外部ホストのパーシャル・リコンフィグレーション
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項
1.8. 階層型パーシャル・リコンフィグレーション
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン)
1.14. PRプログラミング・エラーの回避
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ 3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例
ロウ・バイナリ・プログラミング・ファイル (.rbf) には、リトルエンディアンのロウ・バイナリ形式のデバイス・コンフィグレーション・データが含まれています。 次に示すのは、.rbf バイトシーケンス02 1B EE 01 x32モードの送信例です。
Double Word = 01EE1B02 | |||
LSB: BYTE0 = 02 | BYTE1 = 1B | BYTE2 = EE | MSB: BYTE3 = 01 |
D[7..0] | D[15..8] | D[23..16] | D[31..24] |
0000 0010 | 0001 1011 | 1110 1110 | 0000 0001 |