Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

2.3.5. ポート

Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IPには次のインターフェイス・ポートが含まれます。
図 58. Partial Reconfiguration Controllerインターフェイス・ポート (内部ホスト)
図 59. Partial Reconfiguration Controllerインターフェイス・ポート (外部ホスト)
表 24.  クロック/リセットポート
ポート名 幅 入力/出力 機能

nreset

1

入力

PR Controller IPコアの非同期リセット。パーシャル・リコンフィグレーション動作中にPR Controller IPコアをリセットすると、撤回シーケンスが開始されます。

clk

1

入力

PR Controller IPコアへのユーザー入力クロック。IPコアの最大クロック周波数は100MHzです。

IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
表 25.  フリーズ・インターフェイス・ポート
ポート名 幅 入力/出力 機能

freeze

1

出力

アクティブHigh信号。パーシャル・リコンフィグレーションが行われている領域のPRインターフェイス信号をフリーズします。この信号のデアサートは、PR動作の終了を示します。

この操作に対しては、Partial Reconfiguration Controller IP freeze 信号でなくPartial Reconfiguration Region Controller IPを使用します。

表 26.  コンジット・インターフェイス・ポートこの表のポートが使用可能なのは、Enable Avalon® メモリーマップド・エージェント・インターフェイスがOffの場合です。
ポート名 幅 入力/出力 機能

pr_start

1

入力

このポートでの 0 から 1 への遷移により、PRイベントが開始されます。少なくとも1クロックサイクルの間、この信号をHighにアサートし、PR動作が終了する前にLowに信号をデアサートする必要があります。この動作により、PR Controller IPコアでは、freeze 信号がLowの場合、次の pr_start トリガーイベントを受け入れる準備が整います。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data[]

1、8、16、または32

入力

選択可能な入力PRデータバス幅、x1、x8、x16、またはx32。

PRイベントがトリガーされると、PRイベントが clk 信号の立ち上がりエッジと同期するのは、data_valid 信号がHighで、data_ready 信号がHighの場合です。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data_valid

1

入力

このポートでの 0 から 1 への遷移は、data[] ポートに有効なデータが含まれていることを示します。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。

data_ready

1

出力

このポートでの 0 から 1 への遷移は、data_valid 信号がHighにアサートされたときはいつでも、PR Controller IPコアが data[] ポート上の有効なデータを読み出す準備が整っていることを示します。このポートがLowの場合、データ送信側は有効なデータの送信を停止する必要があります。

この信号は、JTAGデバッグ動作中にLowにデアサートします。

status[2:0]

1

出力

3ビット出力。PRイベントのステータスを示します。IPによってエラー (PR_ERROR、 CRC_ERROR、または互換性のないビットストリーム・エラー) が検出されると、この信号はHighにラッチします。この信号がリセットされるのは、次のPRイベントの開始時のみで、pr_start がHighで、freeze がLowの場合です。例 :

3’b000 – power-up or nreset asserts

3’b001 – PR_ERROR triggers

3’b010 – CRC_ERROR triggers

3’b011 – Incompatible bitstream error detection

3’b100 – PR operation in progress

3’b101 – PR operation passes

3'b110 – Reserved bit

3'b111 – Reserved bit

表 27.   Avalon® メモリーマップド・スレーブ・インターフェイス・ポートこの表の信号が使用可能なのは、Enable Avalon® メモリーマップド・スレーブ・インターフェイスがOnの場合です。
ポート名 幅 入力/出力 機能

avmm_slave_address

4

入力

Avalon® メモリーマップド・アドレスバス。アドレスバスはワード・アドレッシング単位です。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_read 1

入力

Avalon® メモリーマップド読み出し制御。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_readdata 32

出力

Avalon® メモリーマップド読み出しデータバス。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_write 1

入力

Avalon® メモリーマップド書き込み制御。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_writedata 32

入力

Avalon® メモリーマップド書き込みデータバス。

PR Controller IPコアでは、JTAGデバッグ動作中はこの信号を無視します。
avmm_slave_waitrequest 1

出力

IPがビジーであることを示します。また、IPコアが読み出しまたは書き込み要求に応答できないことを示します。

IPコアでは、JTAGデバッグ動作中にこの信号をHighに引き上げます。
表 28.  割り込みインターフェイス・ポートこの表のポートが使用可能なのは、Enable interrupt interfaceがOnの場合です。
ポート名 幅 入力/出力 機能

irq

1

出力

割り込み信号。
表 29.  CRC BLOCKインターフェイスこの表のポートが使用可能なのは、Use as Partial Reconfiguration Internal HostがOffの場合、または CRCBLOCK のインスタンス化を内部ホストに対して手動で行う場合です。
ポート名 幅 入力/出力 機能

crc_error_pin

1

入力

PR Controller IPコアをExternal Hostとして使用する場合に使用可能です。このポートをパーシャル・リコンフィグレーション中のFPGAの専用 CRC_ERROR ピンに接続します。

表 30.  PRブロック・インターフェイスこの表のオプションが使用可能なのは、Use as Partial Reconfiguration Internal HostがOffの場合、または PRBLOCK のインスタンス化を内部ホストに対して手動で行う場合です。
ポート名 幅 入力/出力 機能

pr_ready_pin

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_READY ピンに接続します。

pr_error_pin

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_ERROR ピンに接続します。

pr_done_pin

1

入力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_DONE ピンに接続します。

pr_request_pin

1

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 PR_REQUEST ピンに接続します。

pr_clk_pin

1

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 DCLK ピンに接続します。

pr_data_pin[31..0]

16|32

出力

このポートをパーシャル・リコンフィグレーション中のFPGAの専用 DATA[31..0] ピンに接続します。

レベル 2 の表題