Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

2.7.2. ポート

Avalon® Streaming Partial Reconfiguration Freeze Bridge IPには、次のポートが含まれます。
図 82.  Avalon® ストリーミング・シンク・インターフェイス・ポート
図 83.  Avalon® ストリーミング・ソース・インターフェイス・ポート
表 58.   Avalon® ストリーミング・インターフェイス・ポート

ポート

 幅

入力/出力

説明
clock 1 入力 IPの入力クロック。
freeze_conduit_freeze 1 入力 この信号がHiｇｈの場合、ブリッジでは現在のトランザクションを適切に処理してから、 PRインターフェイスをフリーズします。
freeze_conduit_illegal_request 1 出力

このバスのHighは、不正な要求が、フリーズ状態の間にブリッジに対して発行されたことを示します。

n – フリーズブリッジの数

pr_freeze_pr_freeze 1 入力 イネーブルされたPR領域からのフリーズポート。
reset_n 1 入力 IPの同期リセット。
表 59.   Avalon® ストリーミング・シンクからスタティック領域へのインターフェイス・ポート Avalon® ストリーミング・シンクからPR領域へのインターフェイスと同じ設定です。

ポート

 幅

入力/出力

説明
sink_bridge_to_sr_channel 1 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への channel ポート。
sink_bridge_to_sr_data 32 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への data ポート。
sink_bridge_to_sr_empty 2 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への empty ポート。
sink_bridge_to_sr_error 1 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への error ポート。
sink_bridge_to_sr_ready 1 出力 Avalon® ストリーミング・シンクブリッジからスタティック領域への ready ポート。
sink_bridge_to_sr_valid 1 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への valid ポート。
sink_bridge_to_sr_endofpacket 1 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への endofpacket ポート。
sink_bridge_to_sr_startofpacket 1 入力 Avalon® ストリーミング・シンクブリッジからスタティック領域への startofpacket ポート。
表 60.   Avalon® ストリーミング・シンクからPR領域へのインターフェイス・ポート

ポート

 幅

入力/出力

説明
sink_bridge_to_pr_channel 1 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への channel ポート。
sink_bridge_to_pr_data 32 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への data ポート。
sink_bridge_to_pr_empty 2 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への empty ポート。
sink_bridge_to_pr_error 1 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への error ポート。
sink_bridge_to_pr_ready 1 入力 オプションのAvalon-STシンクブリッジからPR領域への ready ポート。
sink_bridge_to_pr_valid 1 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への valid ポート。
sink_bridge_to_pr_endofpacket 1 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への endofpacket ポート。
sink_bridge_to_pr_startofpacket 1 出力 オプションの Avalon® ストリーミング・シンクブリッジからPR領域への startofpacket ポート。
表 61.   Avalon® ストリーミング・ソースからスタティック領域へのインターフェイス・ポート Avalon® ストリーミング・ソースからPR領域へのインターフェイスと同じ設定です。

ポート

 幅

入力/出力

説明
source_bridge_to_sr_channel 1 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への channel ポート。
source_bridge_to_sr_data 32 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への data ポート。
source_bridge_to_sr_empty 2 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への empty ポート。
source_bridge_to_sr_error 1 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への error ポート。
source_bridge_to_sr_ready 1 入力 Avalon® ストリーミング・ソースブリッジからスタティック領域への ready ポート。
source_bridge_to_sr_valid 1 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への valid ポート。
source_bridge_to_sr_endofpacket 1 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への endofpacket ポート。
source_bridge_to_sr_startofpacket 1 出力 Avalon® ストリーミング・ソースブリッジからスタティック領域への startofpacket ポート。
表 62.   Avalon® ストリーミング・ソースからPR領域へのインターフェイス・ポート

ポート

 幅

入力/出力

説明
source_bridge_to_pr_channel 1 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への channel ポート。
source_bridge_to_pr_data 32 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への data ポート。
source_bridge_to_pr_empty 2 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への empty ポート。
source_bridge_to_pr_error 1 入力 オプションのAvalon-STソースブリッジからPR領域への error ポート。
source_bridge_to_pr_ready 1 出力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への ready ポート。
source_bridge_to_pr_valid 1 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への valid ポート。
source_bridge_to_pr_endofpacket 1 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への endofpacket ポート。
source_bridge_to_pr_startofpacket 1 入力 オプションの Avalon® ストリーミング・ソースブリッジからPR領域への startofpacket ポート。
レベル 2 の表題