Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン

次の表示すのは、PRデザインフローのさまざまなステップでの重要なデザイン・ガイドラインです。

表 6.  パーシャル・リコンフィグレーション・デザイン・ガイドライン
PRデザインの手順 ガイドライン 理由

パーシャル・リコンフィグレーションのデザイン

PR領域内のレジスターの初期状態は想定しないでください。PRが完了したら、すべての制御パスレジスターを既知の状態にリセットします。シナリオで必要とされる場合を除き、データ・パス・レジスターは省略します。

PR領域内のレジスターには、リコンフィグレーション後の未定義の値が含まれています。データ・パス・レジスターを省略すると、リセット信号の輻輳が減少します。ただし、一部のケースではデータレジスターのリセットが必要です。3

同期リセットを Arria® 10または Cyclone® 10 GXパーシャル・リコンフィグレーションのグローバル信号として定義することはできません。

PR領域では、グローバル信号としてレジスターを同期リセットすることはサポートしていません。これは、 Arria® 10および Cyclone® 10 GX LABでは、グローバルバッファ-上の同期クリア (sclr) 信号をサポートしていないためです。LABでは、ローカル入力またはグローバルネットワーク行クロックから駆動される非同期クリアー (aclr) 信号はサポートしています。その結果、aclr だけが、グローバル信号になり、PR領域にレジスターを供給することができます。

PRESERVE_FANOUT_FREE_NODE アサインメントでは、ファンアウトのないレジスターの保持は、ファンアウトが、定義したVerilog HDLまたはVHDLモジュール内にない場合はできません。このようなファンアウトのないレジスターを保持するには、次のとおり、noprune プラグマをソースファイルに実装します。 

(*noprune*)reg r;

このモジュールのインスタンスが複数あり、その一部のインスタンスのみがファンアウトのないレジスターの保持を必要とする場合は、HDL内のレジスターにダミープラグマを設定し、さらに PRESERVE_FANOUT_FREE_NODE アサインメントを設定します。このダミーのプラグマにより、レジスター合成によるアサインメントの実装が可能になります。例えば、次のダミープラグマをVerilog HDLの r レジスターに次のとおりに設定します。 

(*dummy*)reg r;

その後、このインスタンスのアサインメントを設定します。

set_instance_assignment -name \
    PRESERVE_FANOUT_FREE_NODE ON \
    -to r;
 PRESERVE_FANOUT_FREE_NODE アサインメントは、レジスターが定義されているVerilog HDLまたはVHDLモジュールでそのレジスターを使用していない場合は、適用されません

デザインのパーティション化

すべての入力と出力をPR領域に登録します。

タイミング・クロージャーとタイムバジェットを改善します。

デザインのPR領域と静的領域をインターフェイス接続している信号の数を減らします。

ワイヤーLUTの数を減らします。

PR領域のラッパーを作成します。

ラッパーは、静的領域に共通のフットプリントを作成します。

PR領域がリセット状態に保たれ、PR領域に対してフリーズビットがアサートされている場合、すべてのPR領域出力ポートを非アクティブ状態に駆動します。

静的領域ロジックによるランダムデータの受信が、パーシャル・リコンフィグレーション動作中に行われないようにします。

PR境界I/Oインターフェイスは、すべてのPRペルソナI/Oインターフェイスのスーパーセットである必要があります。

各PRパーティションが、必ず同じポートを実装するようにします。

パーシャル・リコンフィグレーションの準備

保留中のトランザクションをすべて完了します。

静的領域が待機状態でないことを確認します。

パーシャル・リコンフィグレーション中に部分的に動作するシステムの維持

すべての出力を既知の定数値に保ちます。

リコンフィグレーション中およびリコンフィグレーション後にPR領域が受け取る未定義の値が、PR制御ロジックに影響を与えないようにします。

パーシャル・リコンフィグレーションの開始

リセット後に初期化します。

メモリーまたはその他のデバイスリソースから状態を取得します。

Signal Tap Logic Analyzerを使用したパーシャル・リコンフィグレーションのデバッグ

ペルソナからのタップされた信号はすべて1つの .stp ファイルに保存します。

Quartus® Prime開発ソフトウェアの現在のバージョンでは、.stp (Signal Tapファイル) をリビジョンごと1つのみサポートします 。この制限により、パーティションを一度に1つずつ選択してタップする必要があります。

同じ .stp ファイルでは領域をまたがってタップしないでください。

すべてのペルソナにわたって一貫したインターフェイス (境界) を保証します。

合成前の信号のみをタップしてください。Node Finderで、Signal Tap: pre-synthesisでフィルターします。

PRペルソナの信号タップが、確実に合成から始まるようにします。
3

例えば、レジスターが複製され、同時にPR後にレジスター値が未定義である場合があります。複製されたレジスターは、パリティービットとPR後にMLABに書き込まれるデータとの間に不一致をもたらす可能性があります。従って、MLABに書き込まれた実際のデータと異なる値がパリティービットの計算に使用され、データレジスターのリセット、またはPR後のレジスターへの値の再書き込みが必要となります。

レベル 2 の表題