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1.1. このバージョンの新機能
1.2. パーシャル・リコンフィグレーション用語
1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス
1.4. 内部ホストのパーシャル・リコンフィグレーション
1.5. 外部ホストのパーシャル・リコンフィグレーション
1.6. パーシャル・リコンフィグレーション・デザイン・フロー
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項
1.8. 階層型パーシャル・リコンフィグレーション
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン)
1.14. PRプログラミング・エラーの回避
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート
1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定
1.6.2. ステップ2 : デザイン・パーティションの作成
1.6.3. ステップ 3 : デザインのフロアプラン
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加
1.6.5. ステップ5 : ペルソナの定義
1.6.6. ステップ6 : ペルソナのリビジョンの作成
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート
1.6.8. ステップ8 : PR実装リビジョンのセットアップ
1.6.9. ステップ9 : FPGAデバイスのプログラミング
2.1. 内部および外部PRホスト・コンフィグレーション
2.2. Partial Reconfiguration Controller Intel FPGA IP
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP
2.8. インテルFPGA IPの生成およびシミュレーション
2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ
2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
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1.7.6. PR領域に対するフリーズロジックの作成
デザインのパーシャル・リコンフィグレーションを行うときは、各PR領域のすべての出力を既知の定数値にフリーズします。フリーズすることにより、静的領域内の信号レシーバーでは、パーシャル・リコンフィグレーション処理中に未定義信号を受信しなくなります。
PR領域が有効なデータを駆動することができるのは、パーシャル・リコンフィグレーション処理が完了し、PR領域がリセットされてからです。フリーズすることは、PR領域から駆動するコントロール信号にとって重要です。
フリーズ手法の選択は任意で、デザインの特性に応じて行います。フリーズロジックは、デザインの静的領域に存在させてください。一般的なフリーズ手法では、PR領域の各出力に2対1のマルチプレクサをインスタンス化し、パーシャル・リコンフィグレーション中の出力を一定に保ちます。
注: PR領域のグローバル入力および非グローバル入力のフリーズは不要です。
図 28. フリーズ手法1
別のフリーズ手法では、PR領域のすべての出力を静的領域にレジスター化します。その後、イネーブル信号を使用してパーシャル・リコンフィグレーション中のレジスターの出力を一定に保ちます。
図 29. フリーズ手法2
Partial Reconfiguration Region Controller IPコアには、制御する領域のフリーズポートが含まれています。このIPコンポーネントをシステムレベルのコントロール・ロジックに組み込んで、PR領域の出力をフリーズします。デザインに複数のPR領域がある場合は、デザイン内の各PR領域に対してPR Region Controller IP コア１つをインスタンス化します。 Quartus® Prime開発ソフトウェアには、 Avalon® メモリーマップドFreeze Bridgeおよび Intel® FPGA IPストリーミング Freeze Bridge Intel® FPGA IPコアが含まれています。このIPコアを使用してフリーズロジックを実装します。または、独自のフリーズロジックをこの標準インターフェイス・タイプ用にデザインします。
静的領域ロジックは、PR領域からのすべての出力から独立させ、連続動作ができるようにしてください。PR領域の出力を制御するため、デザインに適切なフリーズロジックを追加します。