2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド改訂履歴

Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834

日付 10/23/2024

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2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド改訂履歴

ドキュメント・バージョン	Quartus® Primeのバージョン	変更内容
2023.04.01	24.1	初期の Altera のリブランディングを全体に適用しました。 Agilex™ 5デバイスに向けたサポートを反映するよう更新しました。
2023.04.03	23.1	製品ファミリー名を「Intel Agilex 7」に更新しました。トピック「PR エラーの回復」にデバイスファミリーのサポートについての注を追加しました。
2022.01.11	21.4	セクション「Partial Reconfiguration Controller Intel FPGA IP」を改訂し、破損したビットストリームを送信した後にユーザーロジック・パイプラインに残る可能性のある破損した」を改訂し、破損したビットストリームを送信した後にユーザーロジック・パイプラインに残る可能性のある破損した PR ビットストリームをフラッシュする、新しいエラー回復メカニズムを反映しました。内部ホストに向けた PR Controller FPGA IP および外部ホストに向けたデバッグ SDM JTAG コマンドの詳細なエラー解析用に、追加のエラー・ハンドシェイク・ステータスとレスポンスをレポートする新しいパラメーターである「Enable Protocol Checker」と「Enable SDM FW Error Reporting」について、トピック「Partial Reconfiguration Controller Intel FPGA IP パラメーター」を改訂しました。新しいトピック「PR エラーの回復」を追加しました。新しいトピック「PR エラー回復のタイミング仕様」を追加しました。新しいトピック「セキュア・デバイス・マネージャー・ファームウェアのエラーレポート」を追加しました。新しいトピック「SDM ファームウェアのエラーレポートのタイミング仕様」を追加しました。新しいトピック「Partial Reconfiguration External Controller Intel FPGA IP のタイミング仕様」を追加しました。新しいセクション「セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル」を追加しました。トピック「エージェント・インターフェイス」の誤植を修正しました。
2021.10.04	21.3	トピック「Partial Reconfiguration External Configuration Controller Intel® FPGA IP ポート」のステータスビット情報を更新しました。トピック「Partial Reconfiguration Controller Intel® FPGA IP ポート」のステータスビット情報を更新しました。ドキュメント全体で、Avalon メモリーマップド・インターフェイスの非包摂的用語の「ホスト」と「エージェント」を更新しました。
2021.08.02	21.2	トピック「 Partial Reconfiguration Controller Intel® FPGA IP 」の SEU の注を更新しました。図「レジスターの状態とプログラミング・モデル」を改訂し、正しいシーケンスに修正しました。
2020.09.28	20.3	法令遵守のため、Avalon-MM および Avalon-ST の表記を Avalonメモリーマップドおよび Avalonストリーミングに変更しました。
2020.08.07	20.2	トピック「インターフェイス・ポート」でAvalon-MM Partial Reconfiguration Freeze Bridge Intel® FPGA IPの信号名の誤植を修正しました。
2019.12.16	19.4.0	「エラー検出CRCの要件」のトピックを追加しました。
2019.09.30	19.3.0	IP 名を「Intel Stratix 10 Partial Reconfiguration Controller FPGA IP」から「Partial Reconfiguration Controller Intel FPGA IP」に更新し、 Agilex® 7デバイスのサポートを包含しました。「PR 制御ブロックおよび CRC ブロック VHDL モジュール」に dummy_clk の接続に関する注記を追加しました。「PR ビットストリームの圧縮と暗号化」のトピックに拡張解凍のサポートに関する注記を追加しました。
2019.06.07	19.1.0	Stratix® 10コンフィグレーション・ユーザーガイドへの注記および参照を追加しました。.
2019.04.22	19.1.0	インテル Cyclone GX デバイスの POF 生成のサポートに対応していることを示しました。
2019.01.04	18.1.0	「制御ブロック信号の」トピックでコンフィグレーション幅に関する記述を明確にしました。
2018.12.07	18.1.0	「パーシャル・リコンフィグレーション IP コア」の表の誤植を修正しました。「Avalon-MM スレーブから PR 領域マスターへのインターフェイス・ポート」の表の誤植を修正しました。
2018.09.24	18.1.0	Partial Reconfiguration Controller Stratix® 10 FPGA IP の仕様を 250MHz から 200MHz に更新しました。 Cyclone® 10 GX デバイスに対する PR コンパイルフローのサポートについて記載しました。 IP 名を Partial Reconfiguration Controller Intel Arria 10 FPGA IP から Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP に更新しました。
2018.06.27	18.0.0	Registers: Partial Reconfiguration Region Controllerの `freeze_status` 信号の説明を更新しました。.
2018.06.18	18.0.0	PR ペルソナ・シミュレーション・モデルの生成で構文エラーを修正しました。 .
2018.05.07	18.0.0	新しい Partial Reconfiguration External Configuration Controller Stratix® 10 FPGA IP の説明を追加しました。 Partial Reconfiguration Controller Arria® 10 FPGA IP および Partial Reconfiguration Controller Stratix® 10 FPGA IP の名前を更新しました。 Auto-instantiate CRC block Partial Reconfiguration Controller Arria® 10パラメーターの説明を強化しました。新しいパーシャル・リコンフィグレーション・ユーザーガイドに章を追加しました。 Stratix® 10デザインで SEU 検出を使用する場合の PR エラー後の回復に関する注記を追加しました。
2017.11.06	17.1.0	Stratix® 10 Partial Reconfiguration Controller IP コアのサポートを追加しました。最新の Intel® 製品命名規則に対応するための更新を行いました。
2017.05.08	17.0.0	初版。