JESD204Bおよび JESD204C IP コアのサポートセンター

JESD204B and JESD204C FPGA IP コアのサポートセンターでは、JESD204BおよびJESD204Cリンクの選択、デザイン、実装、デバッグ方法に関する情報を提供しています。このページは、JESD204BおよびJESD204Cシステムの一連のデザインフローに従ってカテゴリー分けされています。

JESD204B および JESD204C IP コアのサポートセンターでは、Agilex7™、Agilex5™、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けのリソースを提供しています。

インテル® Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、および Agilex™ 5 FPGA インターフェイス・プロトコル・デザインの追加サポートを入手できます。標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、デバイスと製品のサポートコレクションを検索してください。

スタートガイド

1.デバイスおよび IP の選択

どの FPGA ファミリーを使用すればよいですか?

表 1 - IP コアのパフォーマンスFPGA JESD204B

デバイスファミリー	PMA スピードグレード	FPGA ファブリックのスピードグレード	データ速度		リンククロック fMAX (MHz)
			ハード PCS (Gbps) を有効化	ソフト PCS (Gbps) を有効化 1
Agilex™® 7 (F タイル)	1	-1	サポートされていません	2.0から20.0	data_rate/40
	1	-2	サポートされていません	2.0 から 19.2	data_rate/40
	2	-2	サポートされていません	2.0 から 19.2	data_rate/40
	2	-3	サポートされていません	1.0 から 16.7	data_rate/40
	3	-3	サポートされていません	2.0から16.7	data_rate/40
Agilex™ 7 (E タイル)	2	-2	サポートされていません	2.0 ～ 17.4	data_rate/40
	3	-2	サポートされていません	2.0 ～ 17.4	data_rate/40
	3	-3	サポートされていません	2.0から16.0	data_rate/40
Agilex™ 5 E シリーズ (デバイスグループ B)			サポートされていません	17.16	data_rate/40
Stratix® 10 (L タイルおよび H タイル)	1	1	2.0 から 12.0	2.0から16.02	data_rate/40
	1	2	2.0 から 12.0	2.0 から 14.0	data_rate/40
	2	1	2.0から9.83	2.0から16.02	data_rate/40
	2	2	2.0から9.83	2.0 から 14.0	data_rate/40
	3	1	2.0から9.83	2.0から16.02	data_rate/40
		2	2.0から9.83	2.0 から 14.0	data_rate/40
		3	2.0から9.83	2.0 から 13.0	data_rate/40
Stratix® 10 (E タイル)	1	1	サポートされていません	2.0から16.02	data_rate/40
	1	2	サポートされていません	2.0 から 14.0	data_rate/40
	2	1	サポートされていません	2.0から16.02	data_rate/40
	2	2	サポートされていません	2.0 から 14.0	data_rate/40
	3	3	サポートされていません	2.0 から 13.0	data_rate/40
Arria®10	1	1	2.0 から 12.0	2.0から15.0 (2, 3)	データ速度 /40
	2	1	2.0 から 12.0	2.0から15.0 (2, 3)	データ速度 /40
	2	2	2.0から9.83	2.0から15.0 (2, 3)	データ速度 /40
	3	1	2.0 から 12.0	2.0から14.2 (2, 4)	データ速度 /40
	3	2	2.0から9.83	2.0から14.2 (2, 5)	データ速度 /40
	4	3	2.0から8.83	2.0から12.5 (6)	データ速度 /40
Cyclone® 10 GX	<サポートされているあらゆるスピードグレード>	-5	2.0から9.8	2.0から9.8	データ速度 /40
Cyclone® 10 GX	<サポートされているあらゆるスピードグレード>	-6	2.0から6.25	2.0から9.8	データ速度 /40

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表 2 - IP コアのパフォーマンスFPGA JESD204C

デバイスファミリー	PMA スピードグレード	FPGA ファブリックのスピードグレード	データ速度		リンククロック fMAX (MHz)
			ハード PCS (Gbps) を有効化	ソフト PCS (Gbps) を有効化	リンククロック fMAX (MHz)
Agilex™® 7 (F タイル)	1	-1	サポートされていません	5 から 32.44032	data_rate/40
	1	-2	サポートされていません	5 から 32.44032	data_rate/40
	2	-1	サポートされていません	5 から 28.8948*	data_rate/40
		-2	サポートされていません	5 から 28.8948*	data_rate/40
		-3	サポートされていません	5 から 24.33024	data_rate/40
	3	-3	サポートされていません	5から17.4	data_rate/40
Agilex™ 7 (E タイル)	1	-1	サポートされていません	5から28.9	data_rate/40
	2	-2	サポートされていません	5から28.3	data_rate/40
	2	-3	サポートされていません	5から25.6	data_rate/40
	3	-2	サポートされていません	5から17.4	data_rate/40
	3	-3	サポートされていません	5から17.4	data_rate/40
Agilex™ 5 E シリーズ (デバイスグループ B)		-4	サポートされていません	17.16	data_rate/40
		-5	サポートされていません	17.16	data_rate/40
		-6	サポートされていません	17.16	data_rate/40
インテル® Agilex™ 5 E シリーズ (デバイスグループ A) / D シリーズ		-1	サポートされていません	28.1	data_rate/40
		-2	サポートされていません	28.1	data_rate/40
		-3	サポートされていません	28.1	data_rate/40
Stratix® 10 (E タイル)	1	-1	サポートされていません	5から28.9	data_rate/40
	1	-2	サポートされていません	5から25.6	data_rate/40
	2	-1	サポートされていません	5から28.3	data_rate/40
	2	-2	サポートされていません	5から25.6	data_rate/40
	3	-1	サポートされていません	5から17.4	data_rate/40
		-2	サポートされていません	5から17.4	data_rate/40
		-3	サポートされていません	5から17.4	data_rate/40

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*ECC を有効にすると、最大データレートが低下する場合があります。、 Agilex®™ 5 FPGAsおよび SoC デバイス・データシート。

1.ソフト PCS を有効化を選択して、最大のデータ速度を実現します。TX IP コアについては、ソフト PCS の有効化により、リソース使用率における追加の 3 ～ 8% の増加が発生します。RX IP コアの場合、ソフト PCS を有効にすると、リソース使用率がさらに 10〜20% 増加します。

2.トランシーバーのスピードグレードおよびトランシーバーの電源動作条件全体でサポートされている最大のデータ速度に関しては、Arria® 10 および Stratix® 10 デバイスデータシートを参照してください。

3.ソフト PCS モードを 15.0Gbps で使用する場合、タイミングマージンは非常に限定されています。ハイフィッターの力点、レジスターの複製、レジスター・リタイミングを有効化して、タイミング性能の向上を行うことを推奨しています。

4.Arria® 10 GX 160、SX 160、GX 220、SX 220 デバイスの場合、サポートされるデータ速度は最大 12.288Gbps です。

5.Arria® 10 GX 160、SX 160、GX 220、SX 220 デバイスについては、サポートされているデータ速度は最大 11.0Gbps です。

6.Arria® 10 GX 160、SX 160、GX 220、SX 220 デバイスについては、サポートされているデータ速度は最大 10.0Gbps です。

2.デザインフローおよび IP の統合

IP インテグレーション情報

トピック	インテル® Agilex™ 7	Stratix®10日	Arria®10
シンクロナイズド	AN 967: デジタル・フェーズドアレイ・システムにおける複数デバイスの同期 AN 901: Agilex™ 7 FPGA E タイル JESD204C RX IP によるアナログツーデジタル・コンバーター・デュアル・リンク・デザインの実装 - 同期 ADC から Agilex® 7 デュアルリンク	AN804: Stratix® 10 JESD204B RX IP コアによる同期化された ADC マルチリンク・デザインの実装	AN803: Arria® 10 JESD204B RX IP コアによる同期化された ADC マルチリンク・デザインの実装 AN 814: Arria® 10 2 x8 レーン JESD204B (デュプレックス) IP コア・マルチデバイス同期化リファレンス・デザイン
非同期		AN804: Stratix® 10 JESD204B RX IP コアによる非同期化された ADC マルチリンク・デザインの実装	AN803: Arria® 10 JESD204B RX IP コアによる非同期化された ADC マルチリンク・デザインの実装

トピック

インテル® Agilex™ 7

Stratix®10日

Arria®10

シンクロナイズド

AN 967: デジタル・フェーズドアレイ・システムにおける複数デバイスの同期

AN 901: Agilex™ 7 FPGA E タイル JESD204C RX IP によるアナログツーデジタル・コンバーター・デュアル・リンク・デザインの実装 - 同期 ADC から Agilex® 7 デュアルリンク

AN804: Stratix® 10 JESD204B RX IP コアによる同期化された ADC マルチリンク・デザインの実装

AN803: Arria® 10 JESD204B RX IP コアによる同期化された ADC マルチリンク・デザインの実装

AN 814: Arria® 10 2 x8 レーン JESD204B (デュプレックス) IP コア・マルチデバイス同期化リファレンス・デザイン

非同期

AN804: Stratix® 10 JESD204B RX IP コアによる非同期化された ADC マルチリンク・デザインの実装

AN803: Arria® 10 JESD204B RX IP コアによる非同期化された ADC マルチリンク・デザインの実装

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3.ボードデザインおよび電源管理

トピック	インテル® Agilex™ 7	インテル® Agilex™ 5	Stratix®10日	Arria®10	Cyclone®10	最大® 10
ピン接続ガイドライン	Agilex™ 7 デバイス・ファミリーのピン接続ガイドライン	Agilex™ 5 FPGAs and SoCs Pin Connection Guidelines	Stratix® 10GX、MX、TX、SX デバイスファミリーのピン接続ガイドライン	Arria® 10 GX、GT、および SX デバイスファミリーのピン接続ガイドライン	Cyclone® 10 GX デバイスファミリーのピン接続ガイドライン	MAX® 10 FPGAデバイスファミリーのピン接続ガイドライン
回路図レビュー・ワークシート	Agilex™® 7 デバイス回路図レビュー・ワークシート	Agilex™® 5 デバイス回路図レビュー・ワークシート	Stratix® 10 デバイス回路図レビュー・ワークシート	Arria® 10 GX、GT、および SX 回路図レビュー・ワークシート	Cyclone® 10 GX 回路図レビュー・ワークシート	MAX® 10 回路図レビュー・ワークシート
ボード・デザイン・ガイドライン	Agilex™ 7 デバイスファミリー高速シリアル・インターフェイス・シグナル・インテグリティー・デザインのガイドライン AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン AN 886: Agilex™ 7 デバイス・デザイン・ガイドラインボードデザイン・ガイドライン・ソリューション	Agilex™ 5 FPGAs and SoCs Device Design Guidelines AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドライン	AN 766: Stratix® 10 デバイス、高速信号インターフェイス・レイアウト・デザイン・ガイドライン AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項ボードデザイン・ガイドライン・ソリューション	AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項 AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインボードデザイン・ガイドライン・ソリューション	AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項 AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインボードデザイン・ガイドライン・ソリューション	AN 613: FPGAs 向け PCB スタックアップ・デザインに関する考慮事項 AN 114: プログラマブル・デバイス・パッケージのボード・デザイン・ガイドラインボードデザイン・ガイドライン・ソリューション
消費電力管理	Agilex™ 7 電源管理ユーザーガイド AN 910: Agilex™ 7 電源分配ネットワーク・デザイン・ガイドライン	Agilex™ 5 FPGAs and SoCs Power Management User Guide		AN 750: FPGA PDN ツールを使用して電源供給ネットワーク・デザインを最適化デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド Early Power Estimator (EPE) および消費電力アナライザー	AN 750: FPGA PDN ツールを使用して電源供給ネットワーク・デザインを最適化デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド Early Power Estimator (EPE) および消費電力アナライザー	AN 750: FPGA PDN ツールを使用して電源供給ネットワーク・デザインを最適化デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド Early Power Estimator (EPE) および消費電力アナライザー
熱電源管理	AN 944: Agilex™ 7 FPGAs向け熱モデリング		AN 787: Stratix® 10 熱モデリングおよび管理
パワーシーケンス	AN 692: 電源シーケンスの検討事項	AN 692: 電源シーケンスの検討事項	AN 692: 電源シーケンスの検討事項	AN 692: 電源シーケンスの検討事項	AN 692: 電源シーケンスの検討事項

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4.相互運用性および標準テスト

トピック	インテル® Agilex™ 7 JESD204C	Stratix®10日 JESD204B	Stratix®10日 JESD204C	Arria®10 JESD204B
相互運用性チェックアウトレポート	AN 976: FPGA IP および ADI AD9081 MxFE* DAC JESD204C Agilex™ 7 F タイルデバイス AN 960: インテル® Agilex™ 7 E-タイル・デバイス JESD204C FPGA IP および ADI AD9081 MxFE* ADC AN 876: FPGA IP および ADI AD9081 MxFE* ADC JESD204C Agilex™ F タイルデバイス	AN 905: FPGA IP および ADI AD9213 JESD204Bデバイス Stratix® 10 デバイス AN 915: FPGA IP および ADI AD9208 JESD204B Stratix® 10 個の E タイルデバイス AN 890: FPGA IP と ADI AD9174 JESD204B Stratix® 10 個の L タイルデバイス AN 833: Stratix 10® GX 16 レーン RX JESD204B-ADC12DJ3200	AN 949: FPGA IP および ADI AD9081 MxFE* DAC JESD204C Stratix® 10 個の E タイルデバイス AN 927: AN 916: FPGA IP および ADI AD9081/AD9082 MxFE* JESD204C Stratix® 10 個の E タイルデバイス AN 909: FPGA IP および TI ADC12DJ5200RF JESD204C デバイス Stratix® 10 デバイス
ハードウェア・チェックアウト・レポート		AN 832: IP コアと ADI AD9208 JESD204B Stratix® 10 個のデバイス AN 823: IP コアおよび ADI AD9625 JESD204B Stratix® 10 L タイルデバイス		AN 810: JESD204B IP コアおよび ADI AD9208 FPGA AN 792: FPGA JESD204B IP コアおよび ADI AD9371 AN 785: IP コアおよび ADI AD9162 JESD204B FPGA AN 779: IP コアと ADI AD9691 JESD204B FPGA AN 753: FPGA JESD204B IP コアと ADI AD6676 AN 749: FPGA JESD204B IP コアおよび ADI AD9144 AN 712: FPGA JESD204B MegaCore 機能と ADI AD9625 AN 710:FPGA JESD204B MegaCore 機能と ADI AD9680

トピック

インテル® Agilex™ 7

JESD204C

Stratix®10日

JESD204B

Stratix®10日

JESD204C

Arria®10

JESD204B

相互運用性チェックアウトレポート

AN 976: FPGA IP および ADI AD9081 MxFE* DAC JESD204C Agilex™ 7 F タイルデバイス

AN 960: インテル® Agilex™ 7 E-タイル・デバイス JESD204C FPGA IP および ADI AD9081 MxFE* ADC

AN 876: FPGA IP および ADI AD9081 MxFE* ADC JESD204C Agilex™ F タイルデバイス

AN 905: FPGA IP および ADI AD9213 JESD204Bデバイス Stratix® 10 デバイス

AN 915: FPGA IP および ADI AD9208 JESD204B Stratix® 10 個の E タイルデバイス

AN 890: FPGA IP と ADI AD9174 JESD204B Stratix® 10 個の L タイルデバイス

AN 833: Stratix 10® GX 16 レーン RX JESD204B-ADC12DJ3200

AN 949: FPGA IP および ADI AD9081 MxFE* DAC JESD204C Stratix® 10 個の E タイルデバイス

AN 927: AN 916: FPGA IP および ADI AD9081/AD9082 MxFE* JESD204C Stratix® 10 個の E タイルデバイス

AN 909: FPGA IP および TI ADC12DJ5200RF JESD204C デバイス Stratix® 10 デバイス

ハードウェア・チェックアウト・レポート

AN 832: IP コアと ADI AD9208 JESD204B Stratix® 10 個のデバイス

AN 823: IP コアおよび ADI AD9625 JESD204B Stratix® 10 L タイルデバイス

AN 810: JESD204B IP コアおよび ADI AD9208 FPGA

AN 792: FPGA JESD204B IP コアおよび ADI AD9371

AN 785: IP コアおよび ADI AD9162 JESD204B FPGA

AN 779: IP コアと ADI AD9691 JESD204B FPGA

AN 753: FPGA JESD204B IP コアと ADI AD6676

AN 749: FPGA JESD204B IP コアおよび ADI AD9144

AN 712: FPGA JESD204B MegaCore 機能と ADI AD9625

AN 710:FPGA JESD204B MegaCore 機能と ADI AD9680

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5.IP およびデザイン例ユーザーガイド

表 3: 統合されたJESD204BおよびJESD204Cリソース

トピック	インテル® Agilex™ 7 JESD204B	インテル® Agilex™ 7 JESD204C	インテル® Agilex™ 5 JESD204C	Stratix®10日 JESD204B	Stratix®10日 JESD204C	Cyclone®10 JESD204B	Arria®10 JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
IP ユーザーガイド	JESD204B FPGA IP F タイル JESD204B FPGA IP	JESD204C FPGA IP F タイル JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B FPGA IP	JESD204C FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP	JESD204B FPGA IP
デザイン例ユーザーガイド	JESD204B Agilex™ FPGA IP F タイル JESD204B FPGA IP	JESD204C Agilex™ FPGA IP F タイル JESD204C FPGA IP	GTS JESD204C FPGA IP	JESD204B Stratix® 10 FPGA IP Stratix 10® GX 16 レーン RX JESD204B-ADC12DJ3200	JESD204C Stratix® 10 FPGA IP	JESD204B Cyclone® 10GX FPGA IP	JESD204B Arria® 10 FPGA IP JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション	JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション	JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション	JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

トピック

インテル® Agilex™ 7

JESD204B

インテル® Agilex™ 7

JESD204C

インテル® Agilex™ 5

JESD204C

Stratix®10日

JESD204B

Stratix®10日

JESD204C

Cyclone®10

JESD204B

Arria®10

JESD204B

Stratix® V

JESD204B

Arria® V

JESD204B

Cyclone® V

JESD204B

IP ユーザーガイド

JESD204B FPGA IP

F タイル JESD204B FPGA IP

JESD204C FPGA IP

F タイル JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B FPGA IP

JESD204C FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

JESD204B FPGA IP

デザイン例ユーザーガイド

JESD204B Agilex™ FPGA IP

F タイル JESD204B FPGA IP

JESD204C Agilex™ FPGA IP

F タイル JESD204C FPGA IP

GTS JESD204C FPGA IP

JESD204B Stratix® 10 FPGA IP

Stratix 10® GX 16 レーン RX JESD204B-ADC12DJ3200

JESD204C Stratix® 10 FPGA IP

JESD204B Cyclone® 10GX FPGA IP

JESD204B Arria® 10 FPGA IP

JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

JESD204B FPGA IP インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

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6.トレーニング・コースおよびビデオ

FPGA技術トレーニング

追加のトレーニング・ビデオ

ビデオタイトル	詳細
JESD204B MegaCore® IP Overview	このオンラインコースでは、JESD204B FPGA IP コアの大まかな概要について説明します。コースで使用されるすべての用語や概念をより理解するために、JESD204B インターフェイス仕様の関連性の高い部分の議論から始め、続いてJESD204B FPGA IP コアの一部の重要な機能を説明します。最後に、システムのデータフローは、コアの機能の詳細を説明するのに使用します。

ビデオタイトル

詳細

JESD204B MegaCore® IP Overview

このオンラインコースでは、JESD204B FPGA IP コアの大まかな概要について説明します。コースで使用されるすべての用語や概念をより理解するために、JESD204B インターフェイス仕様の関連性の高い部分の議論から始め、続いてJESD204B FPGA IP コアの一部の重要な機能を説明します。最後に、システムのデータフローは、コアの機能の詳細を説明するのに使用します。

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FPGAクイックビデオ

追加のクイックビデオ

ビデオタイトル	詳細
Agilex™ 7 FPGA F タイル JESD204C デモ動画	JESD204B/C 規格は、数世代のFPGAsでサポートされています。JESD204C が Agilex™ 7 FPGAでどのように動作するかについて、このデモをご覧ください。
JESD204B IP を使用したインテル® Arria® 10 FPGA と ADI 9144 のインターフェイス	アナログ・デバイセズ(ADI)の AD9144 コンバーターを搭載した Arria® 10 FPGA 上の JESD204B FPGA IP コアの相互運用性について説明します。
ADI AD9680をStratix®V FPGA上のFPGA JESD204B IPコアと相互運用する方法	ハードウェアのセットアップ、アナログ / デジタル・コンバーターの構成、および JESD204B FPGA IP コアの構成の方法についてのステップバイステップのガイドを入手できます。
ADI AD9680 を Stratix®V 上の FPGA JESD204B IP と相互運用する方法	ハードウェアのセットアップ、アナログ / デジタル・コンバーターの構成、および JESD204B FPGA IP コアの構成の方法についてのステップバイステップのガイドを入手できます。
TI DAC37J84 を Stratix® V 上の FPGA JESD204B MegaCore と相互運用する方法 FPGA	Stratix® V FPGA 上の JESD204B FPGA IP コアと Texas Instruments の DAC37J84 コンバーターの相互運用性について説明します。
JESD204B FPGA IP クイックスタート・ビデオ	JESD204B規格および JESD204B FPGA IP ソリューションについて説明します。ハードウェア上で動作するデザイン例を容易に作成する方法についても説明します。
JESD204B FPGA IP のデモ	Arria® V FPGA 上の JESD204B FPGA IP コアと Texas Instruments 製 DAC37J84 コンバーターの相互運用性について説明します。

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7.デバッグ

ツール

ドキュメントのタイトル	詳細
FTA JESD204B SYNCN シグナル非デアサート問題	このデバッグ FTA 例の目的は、Altera JESD204B IP コアに関連する問題のトラブルシューティングと特定を支援し、効果的に解決することです。

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ユーザーガイド

トピック	インテル® Agilex™ 7 JESD204B	インテル® Agilex™ 5 JESD204C	Stratix®10日 JESD204B	Arria®10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP の概要	JESD204B FPGA IP の概要	GTS JESD204C FPGA IP ユーザーガイド	JESD204B FPGA IP の概要	JESD204B FPGA IP の概要	JESD204B FPGA IP の概要	JESD204B FPGA IP の概要	JESD204B FPGA IP の概要	JESD204B FPGA IP の概要
IP コア・デバッグ・ガイドライン	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	GTS JESD204Cを使用したデザイン	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B	JESD204B FPGA IP ユーザーガイド - 第 6 章: IP コアJESD204B
トランシーバー高速リンク・チューニング・クイックガイド				AN 871: トランシーバー高速リンクのチューニング	AN 871: トランシーバー高速リンクのチューニング
イーサネット・リンク・インスペクター			イーサネット・リンク・インスペクター・ユーザーガイド

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Intellectual Property (IP) コア・リリースノート

トピック	インテル® Agilex™ 7 JESD204B	インテル® Agilex™ 7 JESD204C	インテル® Agilex™ 5 JESD204C	Stratix®10日 JESD204B	Arria®10 JESD204B	Cyclone® 10 GX JESD204B	Stratix® V JESD204B	Arria® V JESD204B	Cyclone® V JESD204B
FPGA IP	JESD204B FPGA IP コア			JESD204B FPGA IP コア	JESD204B FPGA IP コア	JESD204B FPGA IP コア	JESD204B FPGA IP コア	JESD204B FPGA IP コア	JESD204B FPGA IP コア
E タイル	JESD204B FPGA IP	E タイル JESD204C FPGA IP
F タイル	JESD204B FPGA IP	JESD204C FPGA IP
ティッカー			GTS JESD204C FPGA IP

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トピック	インテル® Agilex™ 7	インテル® Agilex™ 5	Stratix®10日	Cyclone®10	Cyclone® 10 GX	Arria®10
E タイル・トランシーバー PHY	E タイル・トランシーバー PHY		E タイル・トランシーバー PHY
F タイル・アーキテクチャー	F タイル・アーキテクチャーと PMA および FEC ダイレクト PHY IP
L タイルおよび H タイル・トランシーバー PHY			L タイルおよび H タイル・トランシーバー PHY
パラレル・インターフェイスの PHY Lite	パラレル・インターフェイスFPGA IP の PHY Lite	パラレル・インターフェイスFPGA IP の PHY Lite	パラレル・インターフェイスFPGA IP の PHY Lite		パラレル・インターフェイスFPGA IP の PHY Lite	パラレル・インターフェイスFPGA IP の PHY Lite
PHY トランシーバー				Cyclone® 10GX トランシーバー PHY		Arria® 10 トランシーバー PHY

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JESD204Bおよび JESD204C IP コアのサポートセンター

スタートガイド

1.デバイスおよび IP の選択

表 1 - IP コアのパフォーマンスFPGA JESD204B

表 2 - IP コアのパフォーマンスFPGA JESD204C

2.デザインフローおよび IP の統合

3.ボードデザインおよび電源管理

4.相互運用性および標準テスト

5.IP およびデザイン例ユーザーガイド

表 3: 統合されたJESD204BおよびJESD204Cリソース

6.トレーニング・コースおよびビデオ

FPGA技術トレーニング

FPGAクイックビデオ

7.デバッグ

ツール

ユーザーガイド

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