JESD204 FPGA IP

JEDEC 委員会は、高速データ・コンバーターと FPGA などほかのデバイス間のデータ入出力数を標準化し、減らすため、JESD204 データ・コンバーター向けシリアル・インターフェイス規格を作成しました。プロトコルには、簡素化されたレイアウト、スキュー管理、確定的レイテンシーなど、多くの利点があります。

jesd204b/c 統合データ転送図

高性能で容易な統合

Altera JESD204 IP は、高速データ・コンバーターとデジタル処理システムの統合を簡素化します。この IP は最高 32.44Gbps のデータレートをサポートし、コンフィグレーション、クロック同期、データ転送を簡素化しながら、物理層、データリンク層、トランスポート層を管理します。

IP は事前に検証済みで、JEDEC に準拠しています。JEDEC は高速データ・アプリケーションの相互運用性と信頼性を確保するために極めて重要です。この IP にはデザイン例が含まれており、統合を簡素化し、設計者の開発時間を短縮できます。

IP プロトコル 機能 Agilex™ 7 FPGA (E タイル)

Agilex™ 7 FPGA (F タイル)

Agilex™ 9 FPGA (F タイル)

 Agilex™ 5 FPGA E シリーズ (GTS) デバイスグループ B Agilex™ 5 FPGA E シリーズ (GTS) デバイスグループ A Agilex™ 5 FPGA D シリーズ (GTS) インテル® Agilex™ 3 FPGA
JESD204C 最大データレート 28.9 Gbps 32.44032 ギガバイト 17.16 Gbps 28.1 Gbps
レーン 1-16x 1-8x
データモード

単方向 (TX のみ、RX のみ)

二重通信 (TX/RX- 共有 PHY、同じデータ速度)

単方向 (TX のみ、RX のみ)

二重通信 (TX/RX- 共有 PHY、同じデータ速度)

デュアル・シンプレックス (TX/RX – 独立した PHY、異なるデータ速度)
JESD204B 最大データレート 19.2 Gbps 20Gbps 17.1 Gbps 20Gbps 20Gbps 12.5 Gbps
レーン 1-8x 1-8x 1-4倍
データモード

単方向 (TX のみ、RX のみ)

二重通信 (TX/RX- 共有 PHY、同じデータ速度)

単方向 (TX のみ、RX のみ)

二重通信 (TX/RX- 共有 PHY、同じデータ速度)

デュアル・シンプレックス (TX/RX – 独立した PHY、異なるデータ速度)
注: IP 情報の詳細については、ドキュメント・セクションの各 IP ユーザーガイドをご確認ください。
すべてを表示 表示件数を減らす
IP プロトコル Agilex™ 7 FPGA (E タイル)

Agilex™ 7 FPGA (F タイル)

Agilex™ 9 FPGA (F タイル)
JESD204C AN 960: ADI AD9081 MxFE* ADC との相互接続性レポート AN 876: ADI AD9081 Mx FE* ADC との相互接続性レポート

AN 976: ADI AD9081 MxFE* DAC との相互接続性レポート
すべてを表示 表示件数を減らす
IP プロトコル Agilex™ 7 FPGA (E タイル)

Agilex™ 7 FPGA (F タイル)

Agilex™ 9 FPGA (F タイル)

 Agilex™ 5 FPGA (GTS)
JESD204C E タイル JESD204C FPGA IP ユーザーガイド F タイル JESD204C FPGA IP ユーザーガイド GTS JESD204C FPGA IP ユーザーガイド
E タイル JESD204C、Agilex™ 7 デザイン例ユーザーガイド F タイル JESD204C FPGA IP デザイン例ユーザーガイド GTS JESD204C FPGA IP デザイン例ユーザーガイド
E タイル JESD204C FPGA IP リリースノート F タイル JESD204C FPGA IP リリースノート GTS JESD204C FPGA IP リリースノート
JESD204B E タイル JESD204B FPGA IP ユーザーガイド F タイル JESD204B FPGA IP ユーザーガイド GTS JESD204B FPGA IP ユーザーガイド
E タイル JESD204B、Agilex™ 7 デザイン例ユーザーガイド F タイル JESD204B FPGA IP デザイン例ユーザーガイド GTS JESD204B FPGA IP デザイン例ユーザーガイド
E タイル JESD204B FPGA IP リリースノート F タイル JESD204B FPGA IP リリースノート GTS JESD204B FPGA IP リリースノート
すべてを表示 表示件数を減らす

注文コードと価格情報

JESD204 FPGA IP スイートのライセンスを購入した後、セルフサービス・ライセンス・センターよりライセンスの取得および管理が可能です。

詳細については、ライセンス・サポート・センターを参照してください

IP 注文コード メイン 更新
JESD204 FPGA IP スイート
 メイン: IPS-JESD204
更新: IPSR-JESD204

Digikey

Mouser

矢印

Digikey

Mouser
注: JESD204 FPGA IP スイートの購入と更新には、以下の IP ライセンスが含まれます: IP-JESD204C、IP-JESD204C-FTILE、IP-JESD204B、IP-JESD204B-FTILE
すべてを表示 表示件数を減らす

その他のリソース

IP のご紹介

ニーズに合った Altera® FPGA Intellectual Property コアをお探しください。

テクニカルサポート

この IP コアの技術サポートについては、サポートリソースまたはインテル® プレミア・サポートをご覧ください。また、ナレッジセンターおよびコミュニティーで、この機能に関連するトピックを検索することもできます。

IP の評価と購入

Altera® FPGA Intellectual Property コアの評価モードと購入情報。

IP ベース・スイート

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションまたはプロ・エディションのアクティブライセンスを含む、無料の Altera® FPGA IP コア・ライセンス。

デザイン例

Altera® FPGA デバイスのデザイン例とリファレンス・デザインをダウンロードしてください。

セールスへのお問い合わせ

Altera® FPGA 製品の設計やアクセラレーションのニーズについては、セールス担当者までお問い合わせください。

製品の比較