トランシーバー PHY IP – サポートセンター
トランシーバー PHY IP サポートセンターでは、トランシーバー・リンクの選択、デザイン、実装方法に関する情報を提供しています。また、システムの起動やトランシーバー・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、高速トランシーバー・システムの一連のデザインフローに従ってカテゴリー分けされています。
インテル® Agilex™ 7、インテル® Stratix® 10、インテル® Arria® 10、インテル® Cyclone® 10 デバイスについては、以下のページからサポートリソースを入手できます。その他のデバイスについては、次のリンクから検索してください。FPGA ドキュメント・インデックス、トレーニング・コース、ビデオ、デザイン例、ナレッジベース。
1.デバイスおよび IP の選択
どのインテル® FPGA デバイスファミリーを使用すればよいですか？
| 表1 - デバイスタイプと機能サポート | |||||||||
|---|---|---|---|---|---|---|---|---|---|
デバイス |
インテル® Cyclone® 10 デバイス |
インテル® Arria® 10 |
インテル® Stratix® 10 |
インテル® Agilex™ 7 |
|||||
デバイスタイプ |
GX |
SX(3) |
GX(3) |
GT(4) |
GX/SX L タイル |
GX/SX H タイル |
MX/TX E タイル |
AGF E タイル |
|
最大データレート |
|
12.5 Gbps |
17.4 Gbps |
17.4 Gbps |
17.4 Gbps |
17.4 Gbps |
該当なし |
該当なし |
|
| GXT チャネル | 該当なし |
該当なし |
25.8Gbps |
26.6Gbps |
28.3 Gbps |
28.3 Gbps |
該当なし |
||
| GXE チャネル | 該当なし |
該当なし |
該当なし |
該当なし |
該当なし |
28.9Gbps (NRZ) 57.8Gbps (PAM4) |
28.9Gbps (NRZ) 57.8Gbps (PAM4) |
||
最大データレート |
GX チャネル |
6.6Gbps |
12.5 Gbps |
12.5 Gbps | 12.5 Gbps |
28.3 Gbps | 28.3 Gbps | 該当なし | |
GXT チャネル |
該当なし |
該当なし |
|||||||
|
該当なし |
該当なし |
該当なし |
該当なし |
該当なし |
28.9Gbps (NRZ) 57.8Gbps (PAM4) |
28.9Gbps (NRZ) 57.8Gbps (PAM4) |
||
デバイス 1 台あたりの最大チャネル数 |
GX チャネル |
12 |
96 |
72 | 96 |
96 | 該当なし | 該当なし |
|
GXT チャネル |
該当なし |
該当なし |
6 | 32 |
64 |
24 |
該当なし | ||
GXE チャネル |
該当なし |
該当なし |
該当なし | 該当なし |
該当なし | 120 | 24 (および 32 P タイル) |
||
| ハード IP | デバイス 1 台あたりPCIe Gen2 x4 が 1 個 | デバイス 1 台あたり PCIe Gen3 x8 が最大 4 個 | デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 | デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 | 1 デバイスあたり最大で 4 つの 50/100Gbps イーサネット MAC、1 デバイスあたり最大で 4 つの PCIe Gen3 x16 SR-IOV (4 つの PF/2K VF) (6) | オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット オプション 1588 の機能および RS-FEC (528、514)/RS-FEC (544、514) を搭載した 10G/25G/100G イーサネット | オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット オプション 1588 の機能および RS-FEC (528、514)/RS-FEC (544、514) を搭載した 10G/25G/100G イーサネット | ||
| SR-IOV 未対応 | |||||||||
- 上記の表に示した値は、標準電力モードの場合です。省電力モードでは、インテル® Arria® 10 GX デバイスチャネル (チップ間) の最大データレートは 11.3Gbps です。GT トランシーバー・チャネルは最大性能を発揮することを目的として設計されているため、省電力モードを備えていません。標準電力モードおよび省電力モードにて GX トランシーバー・チャネルを指定されたデータレートで動作させるには、対応するコアと周辺電源を使用します。詳細は、インテル® Arria® 10 デバイスのデータシートを参照してください。
- インテル® Arria® 10 およびインテル® Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
- デバイスタイプ SX と GX では、最大トランシーバー・データ・レートが最速 (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
- デバイスタイプ GT では、最大トランシーバー・データ・レートが (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
- インテル® Stratix® 10 デバイスのトランシーバーは、GX と GXT 両タイプのトランシーバー・チャネルを備えています。詳細は、インテル® Stratix® 10 L / H タイル・トランシーバー PHY ユーザーガイドを参照してください。
- SR-IOV はシングルルート I / O 仮想化の略です。
- インテル® Arria® 10 およびインテル® Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
- バックプレーン・アプリケーションとは、チャネル損失を補償するためのデシジョン・フィードバック・イコライゼーション (DFE) などのより高度なイコライゼーションを必要とするアプリケーションを指します。
インテル® FPGA デバイス・データシート
- インテル® Agilex™ 7 デバイス・データシート
- インテル® Stratix® 10 デバイスのデータシート
- インテル® Cyclone® 10 GX デバイス・データシート
- インテル® Arria® 10 デバイス・データシート
関連情報
以下のユーザーガイドの概要の章を参照してください。
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
- インテル® Stratix® 10 L / H タイル・トランシーバー PHY ユーザーガイド
- E タイル・トランシーバー PHY ユーザーガイド
- AN 778 - インテル® Stratix® 10 トランシーバーの使用
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
2.デザインフローおよび IP の統合
トランシーバーの使用に関する情報はどこにありますか？
E タイルチャネル配置ツールをインテル® Stratix® 10 デバイスファミリーのピン接続ガイドラインと併せて使用すると、包括的なドキュメントを読んでインテル® Quartus® Prime ソフトウェアでデザインを実装する前に、E タイルのプロトコルの実装を素早く計画することができます。Excel ベースの E タイルチャネル配置ツールには、インストラクション、凡例、改訂、プロトコルのタブがあります。
どのようなデザインの推奨事項を考慮すべきですか？
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
トランシーバーPHY IP 統合に関する情報はどこにありますか？
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
トランシーバー PHY IP レジスター・マッピングに関する情報はどこにありますか？
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
アナログ設定ガイドライン
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 およびインテル® Arria® 10 デバイス
関連情報
3.ボードデザインおよび電源管理
- インテル® Agilex™ 7 コンフィグレーション・ユーザーガイド
- インテル® Agilex™ 7 デバイスファミリー高速シリアル・インターフェイス・シグナル・インテグリティー・デザインのガイドライン
- AN 672: 高速 Gbps データレート・トランスミッション向けトランシーバー・リンク・デザイン・ガイドライン
- AN 114: インテル® プログラマブル・デバイス・パッケージ向けボード・デザイン・ガイドライン
- AN 766: インテル® Stratix® 10 デバイス、高速信号インターフェイス・レイアウト・デザイン・ガイドライン
- インテル® FPGA 向け PCB スタックアップ・デザインに関する考慮事項
ピン接続ガイドライン
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
回路図レビュー
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
消費電力管理
- インテル® Agilex™ 7 電源管理ユーザーガイド: F シリーズおよび I シリーズ
- Early Power Estimator (EPE) および消費電力アナライザー
- AN 692: インテル® Cyclone® 10 GX、インテル® Arria® 10、インテル® Stratix® 10 、インテル® Agilex™ 7 デバイス向け電源シーケンスに関する考慮事項
- AN 750: Altera PDN ツールを使用をして電源供給ネットワーク・デザインを最適化
- デバイス固有の電源供給ネットワーク (PDN) ツール 2.0 ユーザーガイド
シミュレーション・モデルおよびツール
最先端のジッター / ノイズアイリンク解析ツールであるインテル® アドバンスト・リンク・アナライザーを使用することで、高速シリアルリンクの性能を迅速かつ容易に評価できます。設計の事前確認に最適なこのツールは、インテル® FPGA ソリューションがシステム要件に適合するかどうかの判断に役立ちます。また、デバッグや検証を支援するデザイン後のサポートに有効なツールでもあります。
モデル
開発キット・ユーザー・ガイド
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Arria® 10 デバイス
5.デザイン例およびリファレンス・デザイン
デザイン例およびリファレンス・デザイン
インテル® Agilex™ 7 デバイス
- 高速トランシーバー・デモ・デザイン - F タイル付きインテル® Agilex™ 7 デバイス I シリーズ
- 高速トランシーバー・デモ・デザイン - インテル® Agilex™ 7 デバイス F シリーズ (E タイル)
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
6.トレーニング・コースおよびビデオ
推奨トレーニング・コース
タイトル |
タイプ |
詳細 |
|---|---|---|
Transceiver Basics for 20 nm and 28 nm Devices (20nm および 28nm デバイス向けのトランシーバーの基本) |
オンライン |
幅広い高速プロトコルのサポートに使用されている 20nm および 28nm FPGA トランシーバーに含まれる基本ビルディング・ブロックについて学習します。 |
オンライン |
幅広い高速プロトコルのサポートに使用されているインテル® Stratix® 10 FPGA トランシーバーに含まれる基本のビルディング・ブロックについて学習します。 |
|
オンライン |
インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバーのデバッグ方法とアナログ設定の動的な微調整方法を見る。 |
|
オンライン |
インテル® Arria® 10 FPGA トランシーバーのアナログ機能と、これらの機能を使用してリンク性能を向上させる方法について学習します。 |
|
Building a Generation 10 Transceiver PHY Layer (Generation 10 トランシーバー PHY レイヤーの構築) |
オンライン |
インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバー IP ブロックを使用してカスタムのトランシーバー実装を構築する方法を見る。 |
オンライン |
インテル® Stratix® 10 FPGA トランシーバー PHY レイヤー・ソリューションを構成する 3 つのリソース、すなわちトランシーバー PHY、トランシーバー PLL、およびトランシーバー・リセット・コントローラーを定義する方法を見る。 |
|
オンライン |
インテル® Arria® 10 およびインテル® Cyclone® 10 FPGA トランシーバー・ブロックに含まれるクロックリソースについて学習します。 |
タイトル |
詳細 |
|---|---|
ダイレクト・リコンフィグレーション・フローを使用したインテル® Cyclone® 10 GX FPGA ネイティブ PHY PMA アナログ・パラメーターの実装について学習します。 |
|
fPLL の切り替えとダイレクト・ライト・メソッドを使用したチャネル・リコンフィグレーションによるインテル® Cyclone® 10 GX ダイナミック・リコンフィグレーションの実行方法 |
インテル® Cyclone® 10 GX FPGA のフラクショナル・フェーズロック・ループ (PLL) の切り替えと、ダイレクト・ライト・メソッドを使用したチャネル・リコンフィグレーションにより、トランシーバーのダイナミック・リコンフィグレーションの機能シミュレーションを実行する方法を見る。 |
インテル® Cyclone® 10 GX ネイティブ PHY ATX PLL の切り替えおよびチャネル・リコンフィグレーションを実行する方法 |
インテル® Cyclone® 10 GX FPGA ネイティブ PHY ATX PLL の切り替え、エンベデッド・ストリーマーによるチャネル・リコンフィグレーション、チャネルの再キャリブレーションで、機能のシミュレーション方法を見る。 |
インテル® Arria® 10 ネイティブ PHY で、エンベデッド・ストリーマーとリコンフィグレーション・プロファイルを使用して CDR refclk 選択を切り替える方法 |
インテル® Arria® 10 デバイスで、エンベデッド・ストリーマーと複数のリコンフィグレーション・プロファイルを使用してクロック・データ・リカバリー (CDR) refclk を切り替えるダイナミック・リコンフィグレーションの実行方法を見る。 |
トランシーバー・ツールキットを使用して、SMA ケーブルで外部接続されている 2 つの FPGA をコンフィグレーションする方法 |
2 つのテスト対象デバイス (DUT) のコンフィグレーション、トランシーバー (XCVR) ツールキットの起動、チップ間インターフェイスの実行、適切なアナログ設定の検出を行う方法を見る。 |
エンベデッド・ストリーマーを使用してインテル® Arria® 10 トランシーバーの TX PLL を切り替えるダイナミック・リコンフィグレーションの実行方法 |
エンベデッド・ストリーマーを使用してインテル® Arria® 10 FPGA トランシーバーのトランスミッター (TX) PLL を切り替えるダイナミック・リコンフィグレーションの実行方法を見る。 |
インテル® FPGA クイックビデオ
タイトル |
詳細 |
|---|---|
このビデオでは、インテル® Arria® 10 デバイス単方向トランシーバーにダイナミック・リコンフィグレーションを適用して同じ物理トランシーバー・チャネル内へ配置する方法を解説します。 |
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このビデオでは、インテル® Arria® 10 デバイスにおいて、送信 (TX) フェーズ・ロック・ループ (PLL) の切り替えおよびエンベデッド・ストリーマーを使用したデータレート変更方法を解説します。 |
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この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーへのフィジカル・メディア・アタッチメント (PMA) の設定を最適化する方法を解説します。 |
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この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。 |
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この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。 |
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この 4 部構成ビデオでは、インテル® Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。 |
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インテル® Arria® 10 トランシーバーのプリエンファシスの機能の基本について学びます。シミュレーションされた波形図とシリコンの測定値を比較します。 |
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このビデオでは、インテル® Arria® 10 デバイスにおいて、エンベデッド・ストリーマーで切り替わる TX PLL を使用したデータレートの変更方法を解説します。 |
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このビデオでは、インテル® Arria® 10 デバイス・トランシーバーの標準 PCS におけるエンベデッド・ストリーマーを使用したダイナミック・リコンフィグレーションの方法を解説します。 |
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IBIS-AMI モデルを使用して、インテル® Arria® 10 デバイス・トランシーバーのシグナル・インテグリティを推定 |
このビデオでは、インテル® アドバンスト・リンク・アナライザーでのインテル® Arria® 10 デバイス・トランシーバー IBIS-AMI モデルを使用したシグナル・インテグリティー・シミュレーションの方法を解説します。また、このビデオでは、アイ・ダイアグラムのレポートも紹介します。 |
7.デバッグ
ツール
インテル® Stratix® 10 デバイス E タイル・トランシーバー・デバッグ・ツール
デバッグツールは、2 つのサブツールで構成されます。
- ステータスのツールでは、PMA パラメータの読み込みおよびリセット、ファイルへのログインが可能になります。また、適応フロー (内部 / 外部ループバック、初期適応)の実行やビット・エラーの読み込みおよびリセットも可能になります。
- チューニング・ツールでは、10Gbps/28Gbps/56Gbps のベースラインの PMA パラメーター構成でトランシーバーを調整したり、カスタム・パラメーターで PMA パラメーターをスイープしてファイルにログインしたりできます。また、このツールを使用すると、インテル® Stratix® 10 デバイス E タイルのトランシーバー・チャネルの正常性を分析できます。
インテル® Stratix® 10 デバイス L タイル / H タイル トランシーバー PHY デバッグツール
このデバッグツールは、4 つのサブツールで構成されます:
- 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
- チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバック・ステータス、PRBS 生成 / チェックステータスを確認することができます。
- 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
- アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。
このツールを使用して、インテル® Stratix® 10 デバイス L タイル / H タイルのトランシーバー・チャネルの正常性を解析できます。
インテル® Arria® 10 デバイス・トランシーバー PHY - フォルトツリー解析
このインタラクティブなフォートツリー解析では、インテル® Arria® 10 デバイス・トランシーバー PHY を使用しながら、問題が発生する可能性のあるトラブルシューティングのガイドラインを提供します。解析は 3 つのセクションで構成されます。
- ネイティブ PHY のデバッグ
- リンク調整のデバッグ
- ダイナミック・リコンフィグレーションのデバッグ
このフォルトツリー解析を使用すると、トランシーバー PHYの問題を解決し、最大限に効率的な開発を実現できます。インテル® Arria® 10 デバイス・トランシーバー PHY デバッグツールと併用
インテル® Arria® 10 デバイス・トランシーバー PHY デバッグツール
このデバッグツールは、インテル® Stratix® 10 バージョンと同じ 4 つのサブツールで構成されています。
- 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
- チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバック・ステータス、PRBS 生成 / チェックステータスを確認することができます。
- 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
- アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。
このツールを使用して、インテル® Arria® 10 デバイスのトランシーバー・チャネルの正常性を解析できます。
Intellectual Property (IP) コア・リリースノート
インテル® Quartus® Prime 開発スイート・リリースノート (注: トランシーバー・ネイティブ PHY IP リリースノートは、現在インテル® Quartus® Prime 開発スイート・リリースノートにあります)
インテル® FPGA デバイスのエラッタ
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
ユーザーガイド
以下のユーザーガイドのデバッグ機能の章を参照してください。
インテル® Agilex™ 7 デバイス
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス
ナレッジベース・ソリューション
トランシーバー・レジスター・マッピング・ガイド
インテル® Stratix® 10 デバイス
インテル® Cyclone® 10 デバイス
インテル® Arria® 10 デバイス