トランシーバー PHY IP – サポートセンター

トランシーバー PHY IP サポートセンターでは、トランシーバー PHY IP リンクの選択、デザイン、実装方法に関する情報を提供しています。

トランシーバー PHY IP サポートセンターでは、Agilex™ 7、Agilex™™ 5、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けのトランシーバー・リンクの選択、デザイン、実装方法に関する情報を提供しています。また、システムの起動やトランシーバー・リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、高速トランシーバー・システムの一連のデザインフローに従ってカテゴリー分けされています。

Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 Agilex™ 5 FPGA・インターフェイス・プロトコル・デザインの追加サポート、標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。

1.デバイスおよび IP の選択

どの FPGA デバイスファミリーを使用すればよいですか?

表1 - デバイスタイプと機能サポート
デバイス インテル® Agilex™ 7 インテル® Agilex™ 5 Stratix®10日 Arria®10 Cyclone®10
デバイスタイプ AGF E タイル GX/SX L タイル GX/SX H タイル MX/TX E タイル SX(3) GX(3) GT(4) GX
最大データレート
(チップ間)(1)(7)		 GX チャネル - - 17.4 Gbps - 17.4 Gbps 17.4 Gbps 17.4 Gbps 12.5 Gbps
GXT チャネル - 26.6Gbps 28.3 Gbps 28.3 Gbps - - 25.8Gbps -
GXE チャネル 28.9Gbps (NRZ)
57.8Gbps (PAM4)		 - - 28.9Gbps (NRZ)
57.8Gbps (PAM4)		 - - - -
最大データレート
(バックプレーン)(8)		 GX チャネル - 12.5 Gbps 28.3 Gbps 28.3 Gbps 12.5 Gbps 12.5 Gbps 12.5 Gbps 6.6Gbps
GXT チャネル - 12.5 Gbps 28.3 Gbps 28.3 Gbps - 12.5 Gbps 12.5 Gbps -
GXE チャネル 28.9Gbps (NRZ)
57.8Gbps (PAM4)		 - - 28.9Gbps (NRZ)
57.8Gbps (PAM4)		 - - - -
デバイス 1 台あたりの最大チャネル数 GX チャネル - 96 96 - 96 72 72 12
GXT チャネル - 32 64 24 - 6 6 -
GXE チャネル 24 (および 32 P タイル) - - 120 - - - -
ハード IP デバイス 1 台あたりPCIe Gen2 x4 が 1 個 オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット オプション 1588 の機能および RS-FEC (528、514)/RS-FEC (544、514) を搭載した 10G/25G/100G イーサネット デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 1 デバイスあたり最大で 4 つの 50/100Gbps イーサネット MAC、1 デバイスあたり最大で 4 つの PCIe Gen3 x16 SR-IOV (4 つの PF/2K VF) (6) オプション の 1588 機能および RS-FEC (528, 514) / RS-FEC (544, 514) 対応 10G/25G/100G イーサネット オプション 1588 の機能および RS-FEC (528、514)/RS-FEC (544、514) を搭載した 10G/25G/100G イーサネット デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 デバイス 1 台あたり PCIe Gen3 x16 が最大 4 個 デバイス 1 台あたり PCIe Gen3 x8 が最大 4 個
SR-IOV 未対応
注:
  1. 上記の表に示した値は、標準電力モードの場合です。省電力モードでは、Arria® 10GX デバイスチャネル (チップ間) の最大データレートは 11.3Gbps です。GT トランシーバー・チャネルは最大性能を発揮することを目的として設計されているため、省電力モードを備えていません。標準電力モードおよび省電力モードにて GX トランシーバー・チャネルを指定されたデータレートで動作させるには、対応するコアと周辺電源を使用します。詳細については、Arria® 10 デバイスのデータシートを参照してください。
  2. Arria® 10 および Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
  3. デバイスタイプ SX と GX では、最大トランシーバー・データ・レートが最速 (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
  4. デバイスタイプ GT では、最大トランシーバー・データ・レートが (-1) のトランシーバー・スピード・グレードに指定されています。低速のグレード仕様については、デバイス・データシートを参照してください。
  5. Stratix® 10 デバイスのトランシーバーは、GX と GXT 両タイプのトランシーバー・チャネルを備えています。詳細については、Stratix® 10L / H タイル・トランシーバー PHY ユーザーガイドを参照してください。
  6. SR-IOV はシングルルート I / O 仮想化の略です。
  7. Arria® 10 および Stratix® 10 デバイスのトランシーバーは、オーバー・サンプリングにより 1.0Gbps 未満のデータレートをサポートできます。
  8. バックプレーン・アプリケーションとは、チャネル損失を補償するためのデシジョン・フィードバック・イコライゼーション (DFE) などのより高度なイコライゼーションを必要とするアプリケーションを指します。
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FPGAデバイス・データシート

関連情報

以下のユーザーガイドの概要の章を参照してください。

トピック インテル® Agilex™ 7 Stratix®10日 Arria®10 Cyclone®10
関連情報
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2.デザインフローおよび IP の統合

トランシーバーの使用に関する情報はどこにありますか？

E タイルチャネル配置ツールを Stratix® 10 デバイスファミリーのピン接続ガイドラインと併せて使用すると、包括的なドキュメントを読んでインテル® Quartus® Prime 開発ソフトウェアでデザインを実装する前に、E タイルでのプロトコル配置を迅速にプランニングすることができます。Excel ベースの E タイルチャネル配置ツールには、インストラクション、凡例、改訂、プロトコルのタブがあります。

トピック インテル® Agilex™ 7 インテル® Agilex™ 5 Stratix®10日 Arria®10 Cyclone®10
どのようなデザインの推奨事項を考慮すべきですか？
トランシーバーPHY IP 統合に関する情報はどこにありますか？
トランシーバー PHY IP レジスター・マッピングに関する情報はどこにありますか?
アナログ設定ガイドライン
関連情報
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3.ボードデザインおよび電源管理

トピック インテル® Agilex™ 7 インテル® Agilex™ 5 Stratix®10日 Arria®10 Cyclone®10 最大® 10 Stratix® V Arria® V Cyclone® V マックス® V

ボード・デザイン・ガイドライン
ピン接続ガイドライン
回路図レビュー
消費電力管理
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シミュレーション・モデルおよびツール

アドバンスト・リンク・アナライザー

アドバンスト・リンク・アナライザーは、最先端のジッター / ノイズアイリンク解析ツールで、高速シリアルリンクの性能を迅速かつ容易に評価できます。設計の事前確認に最適なこのツールは、FPGAソリューションがシステム要件に適合するかどうかの判断に役立ちます。また、デバッグや検証を支援するデザイン後のサポートに有効なツールでもあります。

モデル

開発キット・ユーザー・ガイド

トピック インテル® Agilex™ 7 Stratix®10日 Arria®10
開発キット・ユーザー・ガイド
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4.相互運用性および標準テスト

トピック インテル® Agilex™ 7 インテル® Agilex™ 5 Stratix®10日 Arria®10 Cyclone®10 最大® 10
アプリケーション
モデル
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5.デザイン例およびリファレンス・デザイン

トピック インテル® Agilex™ 7 Stratix®10日 Arria®10 Cyclone®10
デザイン例およびリファレンス・デザイン
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6.トレーニング・コースおよびビデオ

推奨トレーニング・コース

トピック

詳細
E タイル・クロッキング E タイルで使用可能なリファレンス・クロック、および E タイル・トランシーバー・データパス・クロックの生成と分配について説明します。
GTS トランシーバーの基礎トレーニング このトレーニングでは、幅広いアプリケーション向けに最適化された Agilex™ 5 FPGA GTS トランシーバーの基本を紹介します。
トランシーバー・ツールキット・トレーニング このオンライン・トレーニングでは、Quartus® Prime 開発ソフトウェア・プロに含まれるトランシーバー・ツールキットと、オートスイープやアイビューワーなどの機能を紹介します。

Transceiver Basics for 20 nm and 28 nm Devices (20nm および 28nm デバイス向けのトランシーバーの基本)

幅広い高速プロトコルのサポートに使用されている 20nm および 28nm FPGA トランシーバーに含まれる基本ビルディング・ブロックについて学習します。

Stratix® 10 Transceiver Basics (インテル® Stratix® 10 トランシーバーの基本)

幅広い高速プロトコルのサポートに使用されている Stratix® 10 FPGAトランシーバーに含まれる基本ビルディング・ブロックについて学習します。
Stratix® 10 FPGA トランシーバー PHY レイヤーの構築 Stratix® 10 FPGA トランシーバー PHY レイヤー・ソリューションを構成する 3 つのリソース、すなわちトランシーバー PHY、トランシーバー PLL、トランシーバー・リセット・コントローラーを定義する方法を見る。

Transceiver Toolkit for Arria® 10 Devices (インテル® Arria® 10 デバイス用トランシーバー・ツールキット)

Arria® 10 および Cyclone® 10 FPGA トランシーバーのデバッグ方法とアナログ設定の動的な微調整方法を見る。

インテル® Arria® 10 FPGA トランシーバー向けの高度なシグナル・コンディショニング

Arria® 10 FPGA トランシーバーのアナログ機能と、これらの機能を使用してリンク性能を向上させる方法について説明します。

Building a Generation 10 Transceiver PHY Layer (Generation 10 トランシーバー PHY レイヤーの構築)

Arria® 10 および Cyclone® 10 FPGA トランシーバー IP ブロックを使用してカスタムのトランシーバー実装を構築する方法を紹介します。

Generation 10 トランシーバー・クロック

Arria® 10 および Cyclone® 10 FPGA トランシーバー・ブロックに含まれるクロックリソースについて学習します。
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その他のトレーニング・コース

推奨ビデオ

トピック

詳細
F- タイルチャネル配置ツール F タイルチャネル配置ツールをデバイスファミリーのピン接続ガイドラインと併せて使用することで、包括的なドキュメントを読んでインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでデザインを実装する前に、製品のプロトコルの実装を迅速に計画することができます。
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FPGAクイックビデオ

追加のクイックビデオ

タイトル

詳細
17G トランシーバーのデモビデオ 私たちのラボで、17Gbpsトランシーバーを実行する最初のAgilex5™ FPGA EシリーズグループBデバイスをご覧ください。

Arria® 10 単方向トランシーバーのデバイス・コンフィグレーション

このビデオでは、Arria® 10 デバイス単方向トランシーバーにダイナミック・リコンフィグレーションを適用して同じ物理トランシーバー・チャネル内へ配置する方法を解説します。

Arria® 10 デバイス・トランシーバーのダイナミック・リコンフィグレーション

このビデオでは、Arria® 10 デバイスにおいて、送信 (TX) フェーズ・ロック・ループ (PLL) の切り替えおよびエンベデッド・ストリーマーを使用したデータレート変更方法を解説します。

トランシーバー・ツールキットの使用方法パート 1

この 4 部構成ビデオでは、Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーへのフィジカル・メディア・アタッチメント (PMA) の設定を最適化する方法を解説します。

トランシーバー・ツールキットの使用方法パート 2

この 4 部構成ビデオでは、Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。

トランシーバー・ツールキットの使用方法パート 3

この 4 部構成ビデオでは、Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。

トランシーバー・ツールキットの使用方法パート 4

この 4 部構成ビデオでは、Arria® 10 FPGA 開発キットでのデモンストレーションを通じて、トランシーバー・ツールキット・アプリケーションの使用方法を学びます。このビデオでは、トランシーバーの PMA 設定を最適化する方法を解説します。

Arria® 10 トランシーバー: プリエンファシスの基礎

Arria® 10 トランシーバーのプリエンファシス機能の基本を学習します。シミュレーションされた波形図とシリコンの測定値を比較します。

Arria® 10 デバイス・トランシーバーでのダイナミック・リコンフィグレーションの実行

この動画では、Arria® 10 デバイスにおいて、エンベデッド・ストリーマーで切り替わる TX PLL を使用したデータレートの変更方法を解説します。

エンベデッド・ストリーマーを使用した Arria® 10 デバイス・トランシーバーのリコンフィグレーション

このビデオでは、Arria® 10 デバイス・トランシーバーの標準 PCS におけるエンベデッド・ストリーマーを使用したダイナミック・リコンフィグレーションの方法を解説します。

IBIS-AMI モデルを使用して Arria® 10 デバイス・トランシーバーのシグナル・インテグリティを推定

このビデオでは、アドバンスト・リンク・アナライザーでの Arria® 10 デバイス・トランシーバー IBIS-AMI モデルを使用したシグナル・インテグリティー・シミュレーションの方法を解説します。また、このビデオでは、アイ・ダイアグラムのレポートも紹介します。
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7.デバッグ

ツール

Stratix® 10 デバイス E タイル・トランシーバー・デバッグ・ツール

デバッグツールは、2 つのサブツールで構成されます。

  1. ステータスのツールでは、PMA パラメータの読み込みおよびリセット、ファイルへのログインが可能になります。また、適応フロー (内部 / 外部ループバック、初期適応)の実行やビット・エラーの読み込みおよびリセットも可能になります。
  2. チューニング・ツールでは、10Gbps/28Gbps/56Gbps のベースラインの PMA パラメーター構成でトランシーバーを調整したり、カスタム・パラメーターで PMA パラメーターをスイープしてファイルにログインしたりできます。このツールを使用して、Stratix® 10 デバイス E タイルのトランシーバー・チャネルの正常性を分析できます。

Stratix® 10 用 E タイル・トランシーバー・デバッグ・ツールのダウンロード

Stratix® 10 デバイス L タイル / H タイル・トランシーバー PHY デバッグツール

このデバッグツールは、4 つのサブツールで構成されます:

  1. 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
  2. チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバック・ステータス、PRBS 生成 / チェックステータスを確認することができます。
  3. 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
  4. アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。

このツールを使用して、Stratix® 10 デバイス L タイル / H タイルのトランシーバー・チャネルの正常性を解析できます。

Stratix® 10 向け L タイル / H タイル・トランシーバー PHY デバッグ・ツールをダウンロード

Arria® 10 デバイス・トランシーバー PHY - フォルトツリー解析

このインタラクティブなフォートツリー解析では、Arria® 10 デバイス・トランシーバー PHY の使用時に発生する可能性のある問題のトラブルシューティング・ガイドラインを提供します。解析は 3 つのセクションで構成されます。

  1. ネイティブ PHY のデバッグ
  2. リンク調整のデバッグ
  3. ダイナミック・リコンフィグレーションのデバッグ

このフォルトツリー解析を使用すると、トランシーバー PHYの問題を解決し、最大限に効率的な開発を実現できます。Arria® 10 デバイス・トランシーバー PHY デバッグツールと併用

Arria® 10 向けトランシーバー PHY フォルトツリー解析をダウンロード

Arria® 10 デバイス・トランシーバー PHY デバッグツール

このデバッグツールは、Stratix® 10 バージョンと同じ 4 つのサブツールで構成されています。

  1. 電圧ツールでは、受信データのサンプリング・ノードや送信ノードで電圧を測定することができます。
  2. チャネルステータス・ツールでは、受信クロック・データ・リカバリー (CDR) に重点を置いたステータス、キャリブレーション・ステータス、ループバック・ステータス、PRBS 生成 / チェックステータスを確認することができます。
  3. 適応ステータス・ツールでは、設定した適応登録ビットをゴールデンビット設定と照合することができます。ゴールデンビットは、特定の登録向けのビット設定において推奨されます。
  4. アイ・デバッグ・ツールでは、視覚の高さおよび / または幅を測定することができます。

このツールを使用して、Arria® 10 デバイスのトランシーバー・チャネルの正常性を解析できます。

Arria® 10 デバイス用トランシーバー PHY デバッグ・ツールのダウンロード

トピック インテル® Agilex™ 7 インテル® Agilex™ 5

インテル® Quartus® Prime1

 Stratix®10日 Arria®10 Cyclone®10
Intellectual Property (IP) コア・リリースノート
FPGAデバイスのエラッタ
ユーザーガイド (以下のユーザーガイドのデバッグ機能の章を参照してください)
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1.トランシーバー・ネイティブ PHY IP リリースノートは、インテル® Quartus® Prime 開発スイート・リリースノート に掲載されました。

トランシーバー・レジスター・マッピング・ガイド

トピック インテル® Agilex™ 7 インテル® Agilex™ 5 Quartus® Prime Stratix®10日 Arria®10 Cyclone®10
トランシーバー・レジスター・マッピング・ガイド
関連情報
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ナレッジベース・ソリューション