インテル® Quartus® Prime 開発ソフトウェア・サポートセンター

Quartus® Prime 開発ソフトウェアのすべての機能をガイドするトピック。

スタートガイド

インテル® Quartus® Prime 開発ソフトウェア・スイートには、FPGAの構想から製品化までに必要なすべてのソフトウェア・デザイン・ツールが含まれています。このウェブページのトピックでは、Quartus® Prime 開発ソフトウェアのすべての機能について説明します。関心のある分野を選択し、Quartus® Prime 開発ソフトウェアのデザインフローで必要な特定のリソースに移動します。

Quartus® Prime ユーザーガイド

Quartus® Prime ソフトウェアのトレーニング

Altera は、Quartus® Prime デザインフローを短時間で理解できるように、オンライン方式と対面方式の両方で、数種類のトレーニングを提供しています。ソフトウェアを使い始めるにあたって参考になる推奨トレーニング・クラスを以下に示します。

Quartus® Prime ソフトウェアのトレーニング

コース名 タイプ 所要時間
Altera®FPGAsのための初心者ワークショップ オンラインセッション
 4時間30分
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上記のほかにも多くのトレーニング・コースが用意されています。完全なカタログについては、 FPGAトレーニング。

1.I/O プランニング

I/O プランニングは、FPGA デザインの初期段階に行われ、専用のピンとタイミングの制約を満たしつつ、ターゲットデバイスの効果的な配置を実現します。

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションには、I/O 配置に関わるさまざまな制約を満たす複雑なプロセスを管理するための 2 つのツールが用意されています。
ツール 詳細 I/O プランニング・タスク アクセス方法
インターフェイス・プランナー インターフェイス・プランナー・ツールは、ピン・アサインメントに関する要件が厳しいモジュール (PCI Express*、DDR、フェーズ・ロック・ループ (PLL) Intellectual Property (IP) コアなど) を統合する際の複雑さに対処します。インターフェイス・プランナーは、Quartus® Prime フィッターと動的にやり取りして、計画時に配置の適用性を検証します。インタラクティブ・レポートを使用し、さまざまなフロアプランを評価することで、最適な実装の正確な計画を可能にします。 インターフェイスとデバイス周辺の計画 Tools > インターフェイス・プランナー
ピンプランナー ピン・プランナー・ツールは、下位ピンのアサインメント・ツールです。このツールを使用して I/O ピンを手動で配置し、スルーレートとドライブ強度を指定します。 ピン・アサインメントの編集、検証、またはエクスポート アサインメント > ピンプランナー
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I/O プランニング・ドキュメント

ソフトウェア・ツールのドキュメント

デバイス・ドキュメント

I/O トレーニング

コース タイプ 所要時間
BluePrint による迅速で容易な I/O システムデザイン 無料、オンライン 39 分
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その他の資料

特に高速 I/O や特定のプロトコルが必要な場合には、I/O プランニングには多数の考慮すべき要件が伴います。

I/O 管理とボード開発サポートの詳細については、こちらをご覧ください。

2.デザインエントリー

デザインエントリー - 概要

次のようなデザインエントリー方法を使用してデザインを表現できます。

  • ハードウェア記述言語 (HDL)
  • Verilog
  • SystemVerilog*
  • VHDL
  • プラットフォーム・デザイナー は、構造化された方法で複雑なモジュールを接続するグラフィカル・エントリー・ツールです
  • その他の高レベルのエントリー方法
  • 高位合成 (HLS): C++ を使用して複雑なモジュールを表現
  • OpenCL™ は、C++ を使用して、異種プラットフォーム間での計算アルゴリズムを実装

インテル® FPGA IP

直接のデザインエントリーに加え、FPGAs は FPGAs 用途に特化して設計された Intellectual Property (IP) の大規模なポートフォリオをサポートしています。

ハードウェア記述言語の学習

Alteraでは、無料のオンライン概要コースから丸 1 日かけて行うインストラクター主導型クラスまで、いくつかの HDL トレーニング・コースを提供しています。

コース タイプ 所要時間
Verilog HDL 基礎編 50分間 オンライン、無料
VHDL 基礎編 92分間 オンライン、無料
Verilog HDL アドバンスト 8 時間 インストラクター主導型
Quartus® II ソフトウェアによる SystemVerilog 38 分 オンライン、無料
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HDL テンプレートの使用

Quartus® Prime ソフトウェアには、よく使用されるロジックエレメント (レジスター、特定の信号アサインメント、同時信号アサインメント、サブプログラム呼び出しなど) のテンプレートが用意されています。テンプレートは、Verilog、SystemVerilog、VHDL で利用できます。

特定の機能を正しく実装するための最適な記述方法については、これらのテンプレートを参照してください。テンプレート・システムの詳細については、デザイン推奨事項ユーザーガイドの提供されているテンプレートからの HDL コードの挿入を参照してください。

推奨 HDL コーディング・スタイル

HDL コーディング・スタイルは、ロジックデザインの結果の品質に大きな影響を与えます。デザインは合成ツールによって最適化されますが、正確な結果を得るには、合成ツールが特定のロジック構造としてすぐに認識できるスタイルでコーディングする必要があります。

さらに、一般的なデジタルロジック・デザインや、特に LAB ベースのデバイスには、手本となる優れたデザイン手法があります。優れたデジタルデザイン手法の具体例として、ロジックリセット手法の管理、パイプライン遅延、適切な同期信号生成などがあります。優れた HDL コーディング手法の学習用リソースを次に示します。

優れた HDL コーディング・スタイル・ガイドラインのリソース

リソース 詳細
推奨 HDL コーディング・スタイル Quartus® Prime プロ・エディション・ユーザーガイドのセクション。
推奨デザイン手法 Quartus® Prime プロ・エディション・ユーザーガイドのセクション。
デザイン例 を含む 高度な論理合成クックブック デザイン例を含むPDF。
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Intellectual Property (IP)

Altera FPGAs は、FPGAs用途に特化して設計された大規模な Intellectual Property (IP) ポートフォリオをサポートしています。各 IP には、デバイスの実装前にデザインを検証するためのシミュレーション・モデルが含まれています。Quartus® Prime ソフトウェアで使用可能な IP コアと IP エコシステムの詳細については、次のリンクを参照してください。

リソース 詳細
Altera FPGA IP ポートフォリオ Altera FPGA IP ポートフォリオの概要。
FPGA IP コアの概要 Quartus® Prime ソフトウェアの IP カタログとパラメーター・エディターで IP コアを管理する方法。
FPGA IP ファインダー FPGA IP コアの包括的なリスト。
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プラットフォーム・デザイナー

プラットフォーム・デザイナーのスナップ

ウェブキャスト「プラットフォーム・デザイナーの概要」を視聴する

プラットフォーム・デザイナーは、複雑なコンポーネントで構成されるシステムの迅速な統合を可能にするグラフィカルなシステム統合ツールです。

標準化されたインターコネクト・フレームワーク (Avalon® または AMBA* AXI*) を使用して、サードパーティー製、社内作成、またはまだ定義されていないブラックボックス・モジュールの Intellectual Property を統合できます。FPGA IP コアはすべて、プラットフォーム・デザイナーのインターフェイス仕様に準拠しています。

プラットフォーム・デザイナーは、FPGA デザインの残りの部分へのインスタンス化のための HDL を生成します。

プラットフォーム・デザイナーのドキュメント

リソース 詳細
プラットフォーム・デザイナーによるシステムの作成 プラットフォーム・デザイナーの基本的な使用方法。
プラットフォーム・デザイナー・コンポーネントの作成 プラットフォーム・デザイナーで使用する Intellectual Property (IP) コンポーネントを統合する方法。
プラットフォーム・デザイナー・インターコネクト (英語) Avalon® および AMBA* AXI* インターコネクト規格で利用できるメモリー・マップドおよびストリーミング・インターフェイスの詳細。
プラットフォーム・デザイナー・システムのパフォーマンスの最適化 (英語) プラットフォーム・デザイナー・システムでのパイプラインの最適化とバス・アービトレーションの処理。
コンポーネント・インターフェイス Tcl リファレンス (英語) プラットフォーム・デザイナー・システムに IP を統合するためのアプリケーション・プログラミング・インターフェイス (API) リファレンス。
プラットフォーム・デザイナー・システム・デザイン・コンポーネント プラットフォーム・デザイナーで使用できるインターコネクト・コンポーネントの説明。
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プラットフォーム・デザイナー (旧 Qsys) のトレーニング・コース

コース 所要時間 タイプ
プラットフォーム・デザイナーによるシステムデザインの作成: スタートガイド 28 分間 無料、オンライン
プラットフォーム・デザイナーの紹介 30 分間 無料、オンライン
プラットフォーム・デザイナー・システム統合ツールの概要 8 時間 インストラクター主導型
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのプラットフォーム・デザイナー 63 分間 無料、オンライン
Qsys を使用した高度なシステムデザイン: コンポーネントとシステム・シミュレーション 28 分間 無料、オンライン
プラットフォーム・デザイナーを使用した高度なシステムデザイン: システムの最適化 46分間 無料、オンライン
Qsys を使用した高度なシステムデザイン: システムコンソールによるシステム検証 26分間 無料、オンライン
Qsys を使用した高度なシステムデザイン: 階層の活用 45 分間 無料、オンライン
Avalon® および Arm* AMBA* AXI インターフェイスを使用したカスタム IP 開発 107 分間 無料、オンライン
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プラットフォーム・デザイナーのデザイン例

リソース 詳細
プラットフォーム・デザイナー - デザイン例 プラットフォーム・デザイナーで実装されたメモリーテスターのダウンロード可能なデザイン例。
AXI* メモリーのデザイン例 シンプルな Verilog カスタム・メモリー・コンポーネントの AMBA* AXI*-3 エージェント・インターフェイス。
BFM シミュレーションの例: FPGA コアの HPS AXI* ブリッジ・インターフェイス FPGA AXI* ブリッジ (h2f) のハード・プロセッサー・システム (HPS) インターフェイス。
Avalon® Verification IP Suite ユーザーガイド (PDF) Avalon® インターフェイスを使用して IP コアを検証するバス機能モデル (BFM)。
デザインファイル (.zip)
Mentor Graphics* AXI* Verification IP Suite (PDF) AMBA* AXI* インターフェイスを使用して IP コアを検証する BFM。
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ホワイトペーパー

リソース 詳細
FPGA 実装の IP 統合アプローチの比較 複雑な FPGA デバイスのインターコネクトの課題について説明します。
FPGA システムデザインへのネットワーク・オン・チップ・アーキテクチャーの利点の適用 におけるネットワーク・オン・チップ (NoC) アーキテクチャーの利点について説明します 。
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3.シミュレーション

シミュレーションの概要

Quartus® Prime ソフトウェアは、サポートされている EDA シミュレーターでの RTL およびゲートレベルのデザイン・シミュレーションをサポートしています。

シミュレーションには次の手順が含まれます。

  • シミュレーターの動作環境のセットアップ
  • シミュレーション・モデル・ライブラリーのコンパイル
  • シミュレーションの実行

Quartus® Prime ソフトウェアでは、スクリプト化されたシミュレーション・フローを使用して、好みのシミュレーション環境でシミュレーション処理を自動化することができます。

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、選択したシミュレーターの起動を自動化する NativeLink ツールフローを使用するオプションがあります。

スクリプト化されたシミュレーション・フロー

トピック 詳細 プロ・エディション スタンダード・エディション
FPGAデザインのシミュレーション プラットフォーム・デザイナーを使用して IP コアとシステムをコンフィグレーションすると、サポートされている EDA シミュレーターのシミュレーション環境セットアップ・スクリプトが生成されます。 サードパーティー・シミュレーション サードパーティー・シミュレーション
Aldec Active-HDL この章では、Aldec Active-HDLまたはRiviera-PROソフトウェアを使用したQuartus® Primeデザインのシミュレーションに関する具体的なガイドラインを提供します。 Aldec Active-HDL と Riviera-PRO のサポート Aldec Active-HDL および Riviera-PRO ガイドライン
Cadence Incisive Enterprise この章では、Cadence Xcelium* Parallel Simulator ソフトウェアを使用した Quartus® Prime プロ・エディションのデザインのシミュレーションに関する具体的なガイドラインを提供します。 Cadence Xcelium* パラレル・シミュレーターのサポート ケイデンス・シミュレーター・サポート
Siemens EDA QuestaSim* この章では、サポートされている Siemens EDA QuestaSim* シミュレーターを使用した Quartus® Prime デザインのシミュレーションのガイドラインを提供します。 Siemens EDA QuestaSim* シミュレーターのサポート Questa* インテル® FPGA エディション、ModelSim®、および Questa* シミュレーターのサポート
Synopsys* VCS and VCS MX サポートされている EDA シミュレーターを Quartus® Prime デザインフローに含めることができます。このドキュメントでは、Synopsys VCS または VCS MX ソフトウェアを使用したインテル® Quartus® Prime デザインのシミュレーションのガイドラインを提供します。 Synopsys VCS* および VCS MX のサポート Synopsys VCS* および VCS MX のサポート

シミュレーションの設定に関するガイダンスについては、次のビデオを参照してください。
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NativeLink シミュレーション・フロー

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションでは、NativeLink を使用できます。NativeLink を使用すると、ソースコードや IP の変更後にデザインをシミュレートするために必要なすべてのステップを自動的に開始できます。

NativeLink 機能では、以下を自動化することで、EDA シミュレーターをインテル® Quartus® Prime スタンダード・エディション・ソフトウェアと統合します。

  • シミュレーター固有のファイルとシミュレーション・スクリプトの生成。
  • シミュレーション・ライブラリーのコンパイル。
  • Quartus® Prime ソフトウェアでの解析およびエラボレーション後、解析および合成後、またはフルコンパイル後のシミュレーターの自動起動。

NativeLink シミュレーションの設定に関するリソース

NativeLink シミュレーションの設定に関するリソース リソースタイプ 詳細
NativeLink シミュレーションの使用 ユーザーガイド Quartus® Prime スタンダード・エディション・ユーザーガイドの章: サードパーティ・シミュレーション。
NativeLink シミュレーションの設定方法 ビデオ シンプルなデザインに NativeLink を設定する方法を示す短い動画です。
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シミュレーションのリソース リソースタイプ 詳細
Altera FPGAデザインのシミュレーション (Quartus® Prime プロ・エディション) ユーザーガイド インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの主要ドキュメント
FPGAデザインのシミュレーション (Quartus® Prime スタンダード・エディション) ハンドブック インテル® Quartus® Prime スタンダード・エディション・ソフトウェアの主要ドキュメント
インテル® FPGA - ModelSim* シミュレーション・ツールを使ったテストベンチの生成 ビデオ このビデオでは、Altera-Modelsim でテストベンチを生成する最も簡単な方法を紹介します。生成されたテストベンチで VHDL/Verilog プログラミングを使用してテストベンチを変更できます。FPGAフォローして、私たちが成功のためにどのようにプログラムされているか、また包括的なソリューションでFPGA問題に取り組むのを手伝ってくれるかをご覧ください。
Nios® II プロセッサー・デザインのシミュレーション ビデオ このビデオでは、Nios II プロセッサー・デザインをシミュレーションする方法を説明します。FPGAフォローして、私たちが成功のためにどのようにプログラムされているか、また包括的なソリューションでFPGA問題に取り組むのを手伝ってくれるかをご覧ください。
アクティブ・シリアル・メモリー・インターフェイス・ブロックをシミュレートする方法 ビデオ このビデオでは、アクティブ・シリアル・メモリー・インターフェイス・ブロックを使用して、サードパーティー・フラッシュへの単純な読み出し / 書き込みをシミュレートする方法を説明します。
インテル® Arria® 10、インテル® Quartus® Prime® 16.1、ModelSim* を使用した PHYLite デザイン・シミュレーション・サンプルの生成 ビデオ このチュートリアルビデオでは、Qsys のカスタム PHYLite 設定からシミュレーション・ファイルを生成する方法を示します。また、PHYLite シミュレーションを実行するために、ModelSim でシミュレーション環境を設定する方法についても説明します。このビデオガイドでは、Arria 10 特定のデバイス、16.1 Quartus® および ModelSim 10.5c を使用しています。
Cyclone® V の 8b10b IP バイトオーダーをシミュレートする方法 ビデオ このビデオでは、8b10b およびダブルワイド PCS モードを使用した Cyclone V ネイティブ PHY で、手動のワード・アライメントとバイト・オーダーを実行する方法を説明します。同様の方法は、すべてのVシリーズデバイスに適用できます。ダブルワイド PCS モードでバイト SERDES をイネーブルにすると、トランシーバーはより高いデータ・レートを実現します。
ベンダー・メモリー・モデルを使用したインテル® Arria® 10 RLDRAM3 のシミュレーション ビデオ このビデオでは、汎用メモリーモデルをベンダーのメモリーモデルに置き換えることでFPGAデザイン例のシミュレーションを実行する方法を説明します。
SoC HPS DDR3 コアのシミュレーション ビデオ Quartus® II ソフトウェア v. 13.1、Qsys システム統合ツール、Questa Sim 10.1d、および Linux マシンを使用して、SoC HPS (ハード・プロセッサー・システム) の DDR3 コアをシミュレートする方法を学びます。 FPGAフォローして、私たちが成功のためにどのようにプログラムされ、包括的なソリューションでFPGA問題に取り組むのを支援できるかを確認してください。
プラットフォーム・デザイナーを使用した高度なシステムデザイン: コンポーネント & システム・シミュレーション
 オンライン・トレーニング

このトレーニングは 4 回中 1 回です。システム統合ツールのプラットフォーム・デザイナーは、IP 機能とサブシステムを接続するインターコネクト・ロジックを自動的に生成することで、時間を大幅に節約します。

28 分間のオンラインコース
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4.論理合成

合成の概要

Quartus® ソフトウェアのデザインフローの論理合成ステージでは、レジスター転送レベル (RTL) コードを取得し、下位プリミティブのネットリスト (合成後ネットリスト) を作成します。合成後ネットリストは、デザインを配置配線するフィッターへの入力として使用されます。

Quartus® Prime および Quartus® II ソフトウェアには、高度な統合合成機能と、他のサードパーティー合成ツールとのインターフェイスが含まれています。また、デザインの構造を解析し、ソフトウェアによってデザインがどのように解釈されたのかを確認するための回路図ネットリスト・ビューアーも用意されています。

RTL エラボレーション後とテクノロジー・マッピング後に、Quartus® のネットリスト・ビューアーで合成結果を表示できます。

合成のドキュメント

タイトル 詳細
インテル® Quartus® Prime 統合合成 インテル® Quartus® Prime ソフトウェアの統合合成ツールは、VHDL、Verilog、SystemVerilog、およびレガシー・Altera® FPGA固有のデザインエントリー言語の合成をサポートします。
Synplify のサポート インテル® Quartus® Prime ソフトウェア・ツール・フローでは、Synplicity Synplify/Synplify Pro 論理合成ツールもサポートしています。
Mentor Graphics* Precision RTL のサポート (英語) Quartus® Prime ソフトウェア・ツール・フローでは、Mentor Graphics* Precision RTL Synthesizer もサポートしています。
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合成のトレーニングとデモ

タイトル 詳細
Quartus® Prime ソフトウェアを使う: 概要 (ODSW1100)

インテル® Quartus® Prime® ソフトウェアの基本的なデザイン環境を理解します。基本的な FPGA デザインフローと、そのフローの中で インテル® Quartus® Prime® ソフトウェアを使用する方法について学びます。

これは 80 分のオンラインコースです。
Quartus® Prime ソフトウェア・デザイン・シリーズ: 基礎 (スタンダード) (ODSW1110)

初期デザインからデバイス・プログラミングまで、Quartus® ソフトウェアを使用した FPGA または CPLD デザインの開発について学びます。

これは 3.5 時間のオンラインコースです。
Quartus® Prime ソフトウェア・デザイン・シリーズ: 基礎 (IDSW110)

プロジェクトの作成、デザインファイルの入力、コンパイル、そしてデバイスのコンフィグレーションを行い、デザインがインシステムで動作しているのを確認します。タイミング制約を入力し、タイミング・アナライザーを使用してデザインを解析します。合成とシミュレーションに使用する一般的な EDA ツールとのインターフェイスとして、ソフトウェアがどのように機能するかを確認します。

これは 8 時間のインストラクター主導型コースです。
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高位合成

高位合成 (HLS) ツールは、C++ で記述されたデザイン記述を取り込み、Altera®FPGAsに最適化された RTL コードを生成します。

ドキュメント、サンプル例、トレーニング・コースなど、HLS コンパイラーの詳細については、 HLS サポートページ。

ドキュメント 詳細
HLS スタートガイド 高位合成コンパイラー環境を初期化する方法を説明します。コンパイラーを効果的に使用する方法を示すデザイン例やチュートリアルも含まれています。
HLS ユーザーガイド Altera® FPGA 製品の IP コアの合成、検証、シミュレーションの手順を説明します。
HLS リファレンス・マニュアル コンポーネント・コードで使用できるコマンドオプションやその他のプログラミング要素など、高位合成 (HLS) コンポーネントのデザインフローについて説明します。
HLS ベスト・プラクティス・ガイド HLS コンパイラーが提供する情報を使用してコンポーネント・デザインを最適化する方法に関するヒントとガイダンスを提供します。
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5.フィッター

フィッター - プロ・エディション

Quartus® Prime 開発ソフトウェア・プロ・エディションでは、フィッターは個別に制御可能なステージで作業を実行します。フィッタープロセスのそのステージだけを実行し、そのステージの最適化を繰り返すことで、各ステージを個別に最適化できます。

フィッターステージ インクリメンタル最適化機能
計画 このステージの後、計画後タイミング解析を実行してタイミング制約を検証し、クロスクロック・タイミング・ウィンドウを検証できます。配置と周辺のプロパティーを表示し、Arria® 10 FPGAと Cyclone® 10 FPGAデザインのクロック・プランニングを実行します。
早期配置 このステージの後、チッププランナーにデザインエレメントの初期時点における高位配置を表示できます。この情報はフロア・プランニングの決定の指針となります。Stratix® 10 FPGAデザインの場合、このステージの実行後に早期クロック・プランニングを行うこともできます。
ワークロードの このステージの後、コンパイルレポートでリソースとロジックの使用率を検証し、チッププランナーでデザインエレメントの配置を確認します。
配線 このステージの後、タイミング・アナライザーで詳細なセットアップ / ホールド・タイミング・クロージャーを実行し、チッププランナーを使用して配線の輻輳を表示します。
リタイミング このステージの後、フィッターレポートでリタイミングの結果を確認し、さらなるリタイミング最適化を制限する制約を修正します。
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デフォルトでは、フィッターはすべてのステージで実行されます。ただし、次のステージを実行する前またはフルコンパイルを実行する前に、フィッターステージの結果を解析してデザインを評価できます。フィッターステージを使用して、デザインの結果の品質を管理する方法の詳細については、 コンパイラー・ユーザーガイド: Quartus® Prime プロ・エディションの フィッターの実行

レジスターパッキング、レジスターの複製とマージ、全体的なエフォートレベルなど、フィッターのエフォートレベルを指示する複数の設定を指定できます。フィッター設定の詳細については、 コンパイラー・ ユーザーガイド: Quartus® Prime プロ・エディションのフィッター設定リファレンス

フィッター - スタンダード・エディション

Quartus® Prime スタンダード・エディション・ソフトウェアでは、レジスターパッキング、レジスターの複製とマージ、全体的なエフォートレベルなど、フィッターのエフォートレベルを指示する複数の設定を指定できます。フィッター設定の完全なリストについては、コンコンパイラー設定ヘルプ・ページを参照してください。

フィッター設定の詳細については、以下を参照してください。

6.タイミング解析

タイミング解析の概要

タイミング・アナライザーは、デザインが正しく機能するために満たす必要があるタイミング関係の要素を決定し、到達時間を所要時間と照合してタイミングを検証します。

タイミング解析には、非同期アークと同期アーク、到着時間と所要時間、セットアップとホールドの要件など、多くの基本概念があります。これらは、 Quartus® Prime スタンダード・エディション・ユーザーガイド: タイミング・アナライザーのタイミング分析の基本コンセプト

タイミング・アナライザーはタイミング制約を適用し、ターゲットデバイスへのデザインのフィッターの実装結果からタイミング遅延を測定します。

タイミング・アナライザーは、タイミング制約として表されたタイミング要件の正確な記述に基づいて動作する必要があります。 Quartus® Prime スタンダード・エディション・ユーザーガイド: タイミング・アナライザーの デザインの制約 セクションは、フィッターとタイミング・アナライザーで使用するために、タイミング制約を.sdc ファイルに追加する方法について説明しています。

タイミング・クロージャーは、タイミング制約を改善する反復プロセスです。合成とフィッターのパラメーターを調整し、フィッターシードの変動を管理します。

タイミング・アナライザー

Quartus® Prime タイミング・アナライザー

Quartus® Prime ソフトウェアのタイミング・アナライザーは、ASIC スタイルの強力なタイミング解析ツールです。業界標準の制約、解析、レポート手法により、デザイン内のすべてのロジックのタイミング性能を検証します。グラフィカル・ユーザー・インターフェイスまたはコマンドライン・インターフェイスからタイミング・アナライザーを操作して、デザインのすべてのタイミングパスを制約、解析し、結果をレポートできます。

タイミング・アナライザーのユーザーガイドについては、 Quartus® Prime スタンダード・エディション・ユーザーガイド: タイミング・アナライザーのタイミング・アナライザーの実行

タイミング解析を初めて行う場合は、 Quartus® Prime スタンダード・エディション・ユーザーガイド: タイミング・アナライザーの初めてのユーザー向けの推奨フローこのセクションには、基本的な制約を使用した完全なデザインフローが記載されています。

トレーニング・コース 詳細
Quartus® Prime 開発ソフトウェアのタイミング分析 - パート 1: タイミング分析 Quartus® Prime 開発ソフトウェア・プロ・バージョン 20.3 のタイミング・アナライザー GUI の重要な側面について、タイミングレポートの評価に重点を置いて学習します。
Quartus® Prime 開発ソフトウェアのタイミング分析 - パート 2: SDC コレクション Quartus® Prime 開発ソフトウェア・プロ・バージョン 20.3 のタイミング・アナライザーを使用して、Synopsys* Design Constraints (SDC) フォーマットのコレクションの概念を学びます。
Quartus® Prime 開発ソフトウェアのタイミング分析 - パート 3: クロック制約 Quartus® Prime 開発ソフトウェア・プロ・エディション v. 20.3 のタイミング・アナライザーで、Synopsys* Design Constraints (SDC) フォーマットを使用してクロック、生成クロック、クロック不確実性、クロックグループを作成する方法を学びます。
Quartus® Prime 開発ソフトウェアのタイミング分析 - パート 4: I/O インターフェイス Quartus® Prime 開発ソフトウェア・プロ・バージョン 20.3 のタイミング・アナライザーで、Synopsys* Design Constraints (SDC) フォーマットを使用した I/O インターフェイスの制約の基本を学びます。
Quartus® Prime 開発ソフトウェアのタイミング分析 - パート 5: タイミング例外 Quartus® Prime 開発ソフトウェア・プロ・エディション v. 20.3 のタイミング・アナライザーで Synopsys* Design Constraints (SDC) フォーマットを使用して、タイミング例外、フォルスパス、マルチサイクル・パス、最小遅延と最大遅延について学習し、適用する方法について説明します。
タイミング分析: 講義 Quartus® Prime 開発ソフトウェア・プロ・バージョン 22.1 のタイミング・アナライザーを使用して、デザインのタイミングを制約および解析する方法を学びます。
タイミング分析: ハンズオン・ラボ 彼のワークショップは、Altera FPGAタイミング分析: 講義クラスの続編です。ラボを開始する前に、前のクラスで学習した SDC の制約について簡単に復習します。
Altera® FPGAタイミング・クロージャー: 講義 このクラスでは、パフォーマンスの「限界を押し上げる」デザインのタイミングをクローズするために、デザイン・スペシャリストが使用するテクニックを学びます。
Altera® FPGAタイミング・クロージャー: ハンズオン・ラボ このワークショップでは、主に Quartus® Prime 開発ソフトウェアを使用してタイミング・クロージャー技術の練習に費やします。
カスタムレポートを使用したタイミング・クロージャー タイミング・アナライザーの Quartus® Prime タイミング・クロージャーの推奨事項レポートを使用して、タイミング障害の原因となっている可能性のある問題を見つける方法について説明します。
すべてを表示 表示件数を減らす

タイミング収束

タイミング・アナライザーが、タイミング仕様を満たしていないと判断した場合、不一致が解消され、タイミング仕様が満たされるまで、タイミングに関してデザインを最適化する必要があります。

タイミング・クロージャーには、使用可能な手法がいくつかあります。最も効果的な手法はデザインごとに異なります。 デザイン最適化ユーザーガイド: Quartus® Prime プロ・エディションの タイミング・クロージャーと最適化 の章では、タイミング・クロージャー・プロセスに関する多数の実践的なアドバイスを提供しています。

適切なタイミング・クロージャー手法についてデザインを評価する方法の理解に役立つトレーニング・コースもあります。

トレーニング・コース 所要時間 タイプ コース番号
Quartus® Prime 開発ソフトウェア・プロ・エディションにおける漸進的ブロックベースのコンピレーション: タイミング・クロージャー & ヒント 22 分間 オンライン、無料 OIBBC102
タイミング・クロージャーのデザイン評価 42分間 オンライン、無料 ODSWTC02
タイミング・クロージャーに最適な HDL デザイン手法 50分間 オンライン、無料 OHDL1130
カスタムレポートを使用したタイミング・クロージャー 21 分間 オンライン、無料 OTIM1100
Altera® FPGAタイミング・クロージャー: 講義 8 時間 インストラクター主導型 IDSW145
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7.デザイン最適化

デザイン最適化の概要

Quartus® Prime および Quartus® II ソフトウェアには、デザインのエリアとタイミングを最適化するのに役立つ、さまざまな機能が含まれています。このセクションでは、デザイン最適化の手法やツールに関するリソースを提供します。

Quartus® Prime および Quartus® II ソフトウェアは、標準のコンパイルプロセスよりもデザインをさらに最適化する、物理合成ネットリストの最適化を提供します。物理合成は、使用する合成ツールに関係なく、デザインのパフォーマンスを向上させるのに役立ちます。

最適化サポート・ドキュメント

タイトル 詳細
面積とタイミングの最適化 ユーザーガイドのこの章では、Altera® デバイスのデザイン時に、リソース使用率の削減、コンパイル時間の短縮、タイミング性能の向上を実現する方法を説明します。
デザイン・フロアプランの解析と最適化 ユーザーガイドのこの章では、チッププランナーを使用して、デザインのフロアプランを解析および最適化する方法を説明します。また、ロジックロック・リージョンを使用して配置を制御する方法も説明します。
チッププランナーを使用した設計変更管理 ユーザーガイドのこの章では、チッププランナーを使用して、サポートされているデバイスの設計変更指示 (ECO) を実装する方法を説明します。
ネットリスト最適化と物理合成 ユーザーガイドのこの章では、Quartus® Prime ソフトウェアのネットリスト最適化と物理合成によって、デザインのネットリストを変更し、結果の品質を向上させる方法を説明します。
インクリメンタル・コンパイル・リソースセンター このリソースセンター・ウェブ・ページでは、インクリメンタル・コンパイルを使用してコンパイル時間を短縮し、最適化中の結果を保持する方法を示します。
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デザイン最適化のトレーニング・コース

コース 所要時間 タイプ コース番号
Quartus® Prime プロ・ソフトウェアの使用: チッププランナー 29 分間 オンライン、無料 OPROCHIPPLAN
デザイン・スペース・エクスプローラーの使用 22 分間 オンライン、無料 ODSE
タイミング・アナライザーを使用したタイミング・クロージャーのカスタムレポート 21 分間 オンライン、無料 OTIM1100
タイミング・クロージャーに最適なデザイン手法 50分間 オンライン、無料 OHDL1130
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デザイン最適化ツール

Quartus® Prime ソフトウェアには、デザインを視覚的に表示するツールが用意されています。これらのツールを使用すると、論理的または物理的な非効率性の観点からデザインに問題のある領域を診断できます。

  • ネットリスト・ビューアーでは、実装プロセスのいくつかの段階 (合成前、合成後、配置配線後) でデザインの回路図を表示できます。これにより、各段階でデザインの意図を確認できます。
  • デザイン・パーティション・プランナーは、タイミング情報、相対的な接続密度、パーティションの物理的な配置を示すことで、デザインのパーティション構成の視覚化と修正に役立ちます。ほかのビューアーでパーティションを見つけたり、パーティションを変更または削除することもできます。
  • チッププランナーでは、フロアプラン・アサインメントの作成、電力解析の実行、クリティカル・パスと配線の輻輳の視覚化が可能です。デザイン・パーティション・プランナーとチッププランナーを使用することで、より高いレベルでのデザインのパーティション分割とレイアウトが可能になります。
  • デザイン・スペース・エクスプローラー II (DSE) は、個々のデザインで最良の結果をもたらす設定の検索を自動化します。DSE はデザインのデザインスペースを調べ、さまざまな最適化手法を適用し、結果を解析して、デザインの最適な設定を見つけることができるよう支援します。

これらのツールを使用すると、デバイスの実装の最適化に役立ちます。

ネットリスト・ビューアー

Quartus® Prime ソフトウェアのネットリスト・ビューアーでは、各種ステージごとのデザインを分かりやすく表示できます。他のデザインビューとのクロス・プロービングが可能です。チッププランナー・ウィンドウやデザイン・ファイル・ビューアー・ウィンドウで項目を選択して強調表示できます。

  • RTL ビューアーには、階層と主要ロジックブロックのエラボレーション後に、合成ツールによって推論されたロジックと接続が表示されます。RTL ビューアーを使用して、シミュレーションや他の検証プロセスの前にデザインを視覚的に確認できます。
  • テクノロジー・マップ・ビューアー (マッピング後) は、合成後、配置配線前にネットリストのノードを見つけるのに役立ちます。
  • テクノロジー・マップ・ビューアー (フィッティング後) には、配置配線後のネットリストが表示されます。物理的な最適化中に制約を満たすために、フィッターが最適化を行うことがあるため、これはマッピング後ネットリストとは異なる場合があります。

RTL ビューアーには、階層と主要機能ブロックのエラボレーション後に合成ツールによって推論されたロジックが表示されます。

テクノロジー・マップ・ビューアーには、合成後 (「マップ後ビュー」) または配置配線後 (「フィット後ビュー」) のロジックが表示されます。

ネットリスト・ビューアーと有限ステート・マシン・ビューアー

次のビデオで、Quartus® ソフトウェアのネットリスト・ビューアーと有限ステート・マシン・ビューアーのデモをご覧ください。

Quartus® Prime ネットリスト・ビューアー: デザインの解析およびデバッグに役立つツール (パート 1)

Quartus® Prime の RTL ビューアーとステート・マシン・ビューアーは、デバッグ、最適化、制約エントリーのプロセス中に、初期合成結果と完全にマッピングされた合成結果を表示する強力な方法を提供します。

Quartus® Prime ネットリスト・ビューアー: デザインの解析およびデバッグに役立つツール (パート 2)

Quartus® Prime の RTL ビューアーとステート・マシン・ビューアーは、デバッグ、最適化、制約エントリーのプロセス中に、初期合成結果と完全にマッピングされた合成結果を表示する強力な方法を提供します。

ネットリスト・ビューアーのリソース

リソース 詳細
デザイン・ネットリストの最適化 Quartus® Prime スタンダード・エディション・ユーザーガイド内の章: デザイン最適化、ネットリスト・ビューアーの使用方法を説明します。
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チッププランナー

デザイン・フロアプランの解析は、複雑なデザインでのタイミングの収束やパフォーマンスの最適化に役立ちます。Quartus® Prime 開発ソフトウェアのチッププランナーを使用することで、デザインの迅速なタイミング・クロージャーが可能になります。チッププランナーとロジックロック・リージョンは、デザインの階層的なコンパイルとフロア・プランニングに使用することができます。さらに、パーティションを使用して、配置と配線の結果を個々のコンパイルの実行から維持することもできます。

チッププランナーでは、デザインの解析だけでなく、デザイン・フロアプランの作成と最適化を行うこともできます。I/O の割り当てには、ピンプランナーを使用します。

チッププランナーのリソース。

リソース タイプ 詳細
デザイン・フロアプランの解析と最適化 デザイン最適化ユーザーガイド: Quartus® Prime プロ・エディションの章 デザイン・フロアプランとチッププランナーに関する基礎的なドキュメント。
チッププランナー操作説明ビデオ: パート 1 (全 2 回) E2E ビデオ チッププランナーのチュートリアル: クロス・リファレンス・タイミング・パス、ファンイン、ファンアウト、配線遅延、クロック領域。
チッププランナー操作説明ビデオ: パート 2 (全 2 回) E2E ビデオ チッププランナーのチュートリアル: 配線使用率、デザイン要素の検索、ロジックロック・リージョン。
Quartus® チッププランナーとリソース・プロパティー・エディターを使用して ECO FPGA変更を行う方法: パート 1 (全 3 回) E2E ビデオ チッププランナーを使用して、最終段階での小さな ECO (設計変更) を行う。
Quartus® チッププランナーとリソース・プロパティー・エディターを使用して ECO FPGA変更を行う方法: パート 2 (全 3 回) E2E ビデオ チッププランナーを使用して、最終段階での小さな ECO 変更を行う。
Quartus® チッププランナーとリソース・プロパティー・エディターを使用して ECO FPGA変更を行う方法: パート 3 (全 3 回) E2E ビデオ チッププランナーを使用して、最終段階での小さな ECO 変更を行う。
タイミング・アナライザーとチッププランナーを使用して、トランシーバー・チャネルから I/O ピンへの CDR リカバリー・クロックのローカル配線をトレースする方法 E2E ビデオ チッププランナーとタイミング・アナライザーの使用例。
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デザイン・スペース・エクスプローラー II

デザイン・スペース・エクスプローラー II (DSE) では、デザインのコンパイルについて数多くのパラメーターを調査できます。

DSE を使用してパラメーターの異なる複数のコンパイルを管理することにより、タイミング・クロージャーを実現できる最適なパラメーターの組み合わせを見つけることができます。

スペース・エクスプローラー II のリソースをデザインします。

リソース 詳細
デザイン・スペース・エクスプローラー II による最適化 ユーザーガイドを開始する: Quartus® Prime プロ・エディション。
デザイン・スペース・エクスプローラー (DSE) のデザイン例 デザインスペース調査の例。
デザイン・スペース・エクスプローラーの使用 (ODSE) 無料のオンライン・トレーニング、21 分。
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8.オンチップデバッグ

FPGA の性能の向上、サイズの増大、複雑化に伴って、FPGA デザインサイクルにおける検証プロセスは不可欠になってきました。検証プロセスの複雑さを緩和するために、Altera はオンチップ・デバッグ・ツールのポートフォリオを提供しています。オンチップ・デバッグ･ツールにより、ベンチ・ロジック・アナライザーやプロトコル・アナライザーなどの外部機器を使用しなくても、デザインの内部ノードのリアルタイム・キャプチャーや、デザインの素早い検証が可能になります。これにより、ボードレベルの信号プロービングに必要なピンの数の削減ができるようになります。デバッグ・ポートフォリオのすべてのツールのガイドについては、 デバッグ・ツール・ユーザーガイド: Quartus® Prime プロ・エディションのシステム・デバッグ・ツール

リソース 詳細
システムコンソール システムコンソールによるデザインの解析およびデバッグ

Cyclone® 10GX トランシーバー PHY ユーザーガイド

Arria® 10 トランシーバー PHY ユーザーガイド

 トランシーバー・ネイティブ PHY ツールキット。
シグナルタップ・ロジック・アナライザー シグナルタップ・ロジック・アナライザーを使用したデザインのデバッグ
信号プローブ 信号プローブインクリメンタル・ルーティング機能は、SOPC (system-on-a-programmable-chip) デザインのハードウェア検証プロセスと市場投入までの時間を短縮するのに役立ちます。
ロジック・アナライザー・インターフェイス 外部ロジック・アナライザーを使用したインシステム・デバッグ
インシステム・ソースおよびプローブ JTAG を使用してロジック値を駆動およびサンプリングします。
インシステム・メモリー・コンテンツ・エディター Quartus® Prime インシステム・メモリー・コンテンツ・エディター (ISMCE) により、JTAG インターフェイスを介して、実行時にメモリーと定数を表示および更新できます。
仮想 JTAG インターフェイス この Altera FPGA IP では、すべての JTAG 制御信号を公開し、JTAG インストラクション・レジスター (IR) と JTAG データレジスター (DR) を構成することで、独自の JTAG スキャン・チェーンを構築できます。

外部メモリー・インターフェイス・ツールキット により、外部メモリーのデバッグが容易になります。詳細については、 外部メモリー・インターフェイス・サポートセンター。

トランシーバー・ツールキット は、トランシーバーの信号品質と性能を検証するさまざまな機能を提供します。このツールキットの詳細については、トランシーバー・ツールキット製品ページを参照してください。
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オンチップデバッグのデザイン例

一般的なデバッグシナリオで使用可能な機能を活用するうえで役立つ例を以下に示します。

オンチップデバッグ - トレーニング・コース

コース 所要時間 タイプ コース番号
SignalTap II ロジック・アナライザー: 概要とスタートガイド 47分間 オンライン、無料 ODSW1164
SignalTap II ロジック・アナライザー: 基本的なトリガー条件とコンフィグレーション 35 分間 オンライン、無料 ODSW1171
シグナルタップ・ロジック・アナライザー: ステートベースのトリガー、コンパイル、プログラミング 37分間 オンライン、無料 ODSW1172
SignalTap II ロジック・アナライザー: データ収集と追加機能 35 分間 オンライン、無料 ODSW1173
Altera®FPGAデバッグツール 8 時間 インストラクター主導型 IDSW135
JTAG チェーンのインテグリティーのデバッグ 26分間 オンライン、無料 ODJTAG1110
インテル® Arria® 10 デバイスでのメモリー・インターフェイス IP のオンチップデバッグ 30 分間 オンライン、無料 OMEM1124
システムコンソール 29 分間 オンライン、無料 OEMB1117
プラットフォーム・デザイナーを使用した高度なシステムデザイン: システムコンソールによるシステム検証 26分間 オンライン、無料 OAQSYSSYSCON
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オンチップデバッグ - その他のリソース

リソース 詳細
仮想 JTAG FPGA IP コア・ユーザーガイド (PDF) 仮想 JTAG FPGA IP コアは、JTAG インターフェイスを介して PLD ソースへのアクセスを提供します。
AN 323: SOPC Builder システムでの SignalTap II エンベデッド・ロジック・アナライザーの使用 (PDF) SignalTap を使用して、プラットフォーム・デザイナーによって生成されたシステムモジュール内の信号を監視します。
AN 446: SignalTap II ロジック・アナライザーを使用した Nios® II システムのデバッグ (PDF) このアプリケーション･ノートでは、SignalTap ロジック･アナライザー内での Nios® II プラグインの使用について説明し、このプラグインの機能、コンフィグレーション・オプション、使用モードを紹介します。
AN 799: 信号プローブとラピッド・リコンパイルを使用したクイック Arria® 10 デザインデバッグ (PDF) このアプリケーション・ノートでは、デザインに影響を与えることなく、内部デバイス信号に簡単にアクセスできるデバッグ手法を紹介します。
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高度なトピック

ブロックベースのデザインフロー

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションは、ブロックベースのデザインフローを提供します。ブロックベースのインクリメンタル・コンパイル と デザインブロック再利用2 タイプのフローがあり 、地理的に異なる開発チームが共同でデザインを行うことができます。

ブロックベースのインクリメンタル・コンパイルでは、プロジェクト内のパーティションを保持するか、空にします。パーティションは、ソース、合成、最終のスナップショットの時点で空にしたり、保持することができます。ソース、合成、最終の各スナップショットでパーティションを空にしたり、保持することができます。

デザインブロック再利用フローでは、パーティションを作成、保持し、エクスポートすることで、別のプロジェクトでのデザインブロックの再利用を可能にします。この機能により、さまざまなチーム間でタイミング収束済みのモジュールを間違いなく受け渡すことができます。

ブロックベースのデザインのリソース

ラピッド・リコンパイル

ラピッド・リコンパイルでは、可能であれば以前の合成とフィッターの結果を再利用することができ、未変更のデザインブロックは再処理されません。デザインを少しだけ変更した後に、ラピッド・リコンパイルを実行すると、コンパイルの合計時間を短縮できます。ラピッド・リコンパイルでは、HDL ベースの機能的な ECO 変更をサポートしており、未変更のロジックの性能を維持しながら、コンパイル時間を短縮できます。

ラピッド・リコンパイル - サポートリソース

リソース 詳細
ラピッド・リコンパイルの実行 Quartus® Prime プロ・エディション・ハンドブック Volume 2 のラピッド・リコンパイルのセクション。
AN 799: 信号プローブとラピッド・リコンパイルを使用したクイック Arria® 10 デザインデバッグ (PDF) 小さな変更時のラピッド・リコンパイルによるコンパイル時間の短縮について説明するアプリケーション・ノート。
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パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーションでは、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。

デバイスの領域に複数の役割を作成し、特定の役割以外の領域での動作に影響を与えずに、その領域をリコンフィグレーションできます。

パーシャル・リコンフィグレーションの詳細については、 パーシャル・リコンフィグレーション・ページ。

スクリプティング

Quartus® Prime および Quartus® II ソフトウェアには、コマンドラインおよびツールコマンド言語 (Tcl) スクリプト・デザインフローの包括的なスクリプティング・サポートが含まれています。ソフトウェアのデザインフローのステージ (合成、フィッティング、タイミング解析など) ごとに異なる実行コマンドには、共通設定を行ったり、共通タスクを実行するためのオプションがあります。Tcl スクリプト・アプリケーション・プログラミング・インターフェイス (API) には、基本機能から高度な機能まで対応するコマンドが含まれています。

コマンドライン・スクリプト

Quartus® Prime または Quartus® II ソフトウェアのコマンドライン実行ファイルは、バッチファイル、シェルスクリプト、メイクファイル、その他のスクリプトで使用できます。例えば、次のコマンドを使用して既存のプロジェクトをコンパイルします。

$ quartus_sh --flow compile

Tcl スクリプト

次のいずれかのタスクに Tcl API を使用します。

  • プロジェクトの作成と管理
  • アサインメントの作成
  • デザインのコンパイル
  • レポートデータの抽出
  • タイミング解析の実行

Quartus® II ソフトウェア Tcl 例ウェブページにある例を使用できます。その他のリソースを以下に示します。

スクリプティングのリソース

リソース 詳細
Quartus® II スクリプティング・リファレンス・マニュアル Quartus® ソフトウェア・シェル内からの、Quartus® ソフトウェア・コマンドライン実行コマンドと Tcl パッケージおよびコマンドについて説明します。
インテル® Quartus® Prime スタンダード・エディション設定ファイル・リファレンス・マニュアル (英語) Quartus® ソフトウェア設定ファイル (.qsf) 内のパラメーター設定について説明します。
コマンドライン・スクリプト Quartus® Prime スタンダード・エディション・ユーザーガイドのセクション。
Quartus® II Tcl 例 便利な Tcl スクリプトの例を紹介するウェブページ。
コマンドライン・スクリプト (英語) (ODSW1197) Quartus® ソフトウェアのコマンドライン・スクリプト機能を紹介するオンライン・トレーニング (30 分)。
Tcl の概要 (英語) (ODSW1180) Tcl スクリプト構文の概要。
Quartus® Prime ソフトウェア Tcl スクリプト このコースでは、Quartus® Prime ソフトウェアの Tcl スクリプト機能について説明します。一般的に使用される Quartus® Prime ソフトウェア Tcl パッケージと、コンパイルフローにおける Tcl スクリプトの一般的な 4 つの使用法について、例を挙げて説明します。
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関連リンク