1.14. フィッター設定のリファレンス

インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

ダウンロード PDF

ID 683236

日付 6/26/2023

バージョン

Public

1.14. フィッター設定のリファレンス

フィッターの設定を使用して、デザインの配置配線をカスタマイズします。 Assignments > Settings > Compiler Settings > Advanced Settings (Fitter) をクリックし、フィッターの設定にアクセスします。

表 48. Advanced Fitter Settings (1/8)
オプション	詳細
ALM Register Packing Effort	レジスターの配置時にALMをパッキングする際のフィッターの積極性をガイドします。このオプションを使用して、二次レジスター位置を増やします。ALMのパッキング密度を上げると、デザインのフィットに必要なALMの数が少なくなる可能性がありますが、配線における柔軟性とタイミング・パフォーマンスが低下する可能性があります。 Low - フィッターは、直接接続のないLUTとレジスターを組み合わせるALMのパッキング・コンフィグレーションを回避します。このコンフィグレーションを回避すると、タイミング・パフォーマンスが向上する可能性がありますが、デザインを実装するためのALM数が増加します。 Medium - フィッターは、接続されていないLUTとレジスターを組み合わせてALM位置に実装するコンフィグレーションの一部を許可します。フィッターは、ALM内の二次レジスター位置をさらに使用します。 High - フィッターは、正当で必要なALMのパッキング・コンフィグレーションをすべて有効にします。密度の高いデザインの場合、フィッターは、自動的にALMレジスターのパッキング作業を必要に応じて増やすことで、デザインがフィットするようにします。
Advanced Physical Synthesis	物理合成エンジンを有効にします。これには、フィット時の組み合わせ最適化および逐次最適化が含まれており、回路のパフォーマンスを向上させます。
Allow Delay Chains	フィッターで最適な遅延チェーンを選択し、t_SU およびt_CO のタイミング要件をすべてのI/Oエレメントで満たせるようにします。このオプションを有効にすると、t_SU 違反の数を減らすことができます。また、最低限のt_H 違反が含まれるようになります。このオプションを有効にしても、それぞれのノードの遅延チェーン設定は上書きされません。
Allow DSP Retiming	DSPブロックを介したリタイミングが可能になります。
Allow Early Global Retiming in the Fitter	コンパイラーで、フィッターの早い段階でグローバル・リタイミングを実行できるようにします。
Allow Hyper-Aware Register Chain Area Optimizations in the Fitter	自動的に一部の連続レジスターをHyper Registerに強制することにより、ALMの使用を削減します。この領域削減手法をオンにすると、パフォーマンスが低下し、コンパイル時間が長くなる可能性があります。
Allow RAM Retiming	RAMブロックを介したリタイミングが可能になります。
Allow Register Duplication	コンパイラーによるレジスターの複製を許可し、デザイン・パフォーマンスを向上できるようにします。このオプションを有効にすると、コンパイラーはレジスターをコピーし、一部のファンアウトをこの新しいノードに移動します。この最適化により配線が向上し、ファンアウトの多いネットの総配線ワイヤーを削減することができます。このオプションを無効にすると、レジスターをリタイミングする最適化が無効になります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
Allow Register Merging	コンパイラーで、デザイン内の他のレジスターと同じレジスターを削除できるようにします。このオプションを有効にすると、2つのレジスターが同じロジックを生成している場合に、コンパイラーは一方のレジスターを削除し、もう一方のレジスターを削除されたレジスターの到達先にファンアウトします。このオプションは、意図的に使用している重複レジスターをコンパイラーが削除しないようにする場合に役立ちます。レジスターのマージを無効にすると、コンパイラーは、レジスターをリタイミングする最適化を無効にします。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
Auto Delay Chains for High Fanout Input Pins	フィッターで、高ファンアウト入力ピンの遅延チェーン最適化手法を選択できるようになります。このオプションを有効にするには、Auto Delay Chains を有効にする必要があります。このオプションを有効にすると、t_SU 違反の数を減らすことができますが、コンパイル時間が大幅に増加します。これは、フィッターがすべてのファンアウトの設定を最適化しようとするために起こります。
Auto Fit Effort Desired Slack Margin	フィッターで維持するデフォルトのワーストケース・スラック・マージンを指定します。デザインのすべてのパスで少なくともこの量のスラックがあると考えられる場合、フィッターは、最適化の作業量を減らしてコンパイル時間を短縮します。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。

表 49. Advanced Fitter Settings (2/8)
オプション	詳細
Auto Global Clock	コンパイラーでグローバルクロック信号を選択できるようにします。コンパイラーは、最も多くのクロック入力をフリップフロップに供給する信号を選択します。この信号は、デバイス全体にわたってグローバル配線パスで使用可能です。コンパイラーが特定の信号を自動的にグローバルクロックとして選択しないようにするには、その特定の信号で Global Signal オプションを Off にします。
Auto Global Register Control Signals	コンパイラーでグローバル・レジスター・コントロール信号を選択できるようにします。コンパイラーは、最も多くのコントロール信号入力をフリップフロップに供給する信号 (クロック信号を除く) をグローバル信号として選択します。このグローバル信号は、デバイス全体にわたってグローバル配線パスで使用可能です。ターゲットのデバイスファミリーに応じて、このコントロール信号は、非同期クリアおよびロード、同期クリアおよびロード、クロックイネーブル、プリセット信号などになります。コンパイラーが特定の信号を自動的にグローバル・レジスター・コントロール信号として選択しないようにするには、その特定の信号で Global Signal オプションを Off にします。
Auto Packed Registers	コンパイラーでレジスターを組み合わせ関数と組み合わせたり、レジスターの実装にI/Oセル、RAMブロック、またはDSPブロックをロジックセルの代わりに使用したりできるようにします。このオプションでは、フィッターでどれほど積極的にレジスターを他の機能ブロックと組み合わせてデザインの領域を削減するかを制御します。通常はAuto または Sparse Auto 設定が適切です。他の設定では、フィッターでレジスターを他の機能ブロックと組み合わせる際の柔軟性が制限されるため、フィットしなくなる可能性があります。 Auto - フィッターは、最高のパフォーマンスを適切な領域とともに達成しようとします。必要に応じて、フィッターは追加ロジックを組み合わせることでデザインの領域を現在のデバイス内に縮小します。 Sparse Auto - フィッターは、最良のパフォーマンスを達成しようとします。ただし、デバイスの使用率が増える可能性があります。デバイスのロジック容量を超えることはありません。 Off- フィッターは、レジスターを他の機能と組み合わせません。Off に設定すると、デザインの領域が大幅に増加し、フィットしなくなる場合があります。 Sparse - フィッターは、多くのデザインのパフォーマンスを向上させるように機能を組み合わせます。 Normal - フィッターでは、デザイン・パフォーマンスを最大限に引き上げ、領域の削減が期待できる機能を組み合わせます。 Minimize Area - フィッターにより、無関係な機能を積極的に組み合わせ、デザインの配置に必要な領域を削減します。ただし、パフォーマンスが犠牲になります。 Minimize Area with Chains - フィッターにより、さらに積極的に機能を組み合わせます。レジスター・カスケード・チェーンの一部である機能またはレジスター・カスケード・チェーンに変換できる機能などが対象になります。このオプションが Off 以外の値に設定されている場合は、レジスターとI/Oセルを組み合わせることで、I/Oタイミングを改善します。これは、Optimize IOC Register Placement For Timing オプションが有効になっている場合に当てはまります。
Auto RAM to MLAB Conversion	フィッターにより、Auto ブロックタイプのRAMを変換してLAB位置を使用するかを指定します。このオプションが Off に設定されている場合は、ブロックタイプの設定が MLAB になっているMLABセルまたはRAMセルのみでLAB位置を使用し、メモリーを実装します。
Auto Register Duplication	フィッターで、空のロジックセルを含むLAB内で自動的にレジスターを複製できるようにします。このオプションは、デザインの機能を変更しません。Logic Cell Insertion -- Logic Duplication ロジックオプションの設定に OFF を選択している場合、コンパイラーは Auto Register Duplication オプションを無視します。このオプションをオンにすると、Logic Cell Insertion -- Logic Duplication ロジックオプションを使用してデザインの配線を改善することができます。ただし、デザインのフォーマル検証が難しくなる場合があります。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。

表 50. Advanced Fitter Settings (3/8)
オプション	詳細
Enable Auto-Pipelining	自動パイプライン化およびレイテンシーの影響を受けないフォルスパスの機能をオンにします。この設定をAssignment Editorの Maximum Additional Pipelining、およびオプションの Additional Pipelining Group 割り当てとともに使用し、指定した位置にパイプライン・レジスターを自動的に追加します。注: インテル® Stratix® 10およびIntel Agilex® 7デバイスでのみ利用可能です。
Enable Bus-Hold Circuitry	デバイス動作時にバスのホールド回路を有効にします。このオプションが On の場合、ピンでは、駆動されていない際に最後のロジックレベルを保持します。ハイ・インピーダンスのロジックレベルにはなりません。FastオプションからCritical Chain Viewerの位置が有効になるため、このオプションを Weak Pull-Up Resistor オプションと同時に使用しないでください。このオプションをピン以外に適用している場合、コンパイラーはこのオプションを無視します。
Enable Critical Chain Viewer	クリティカル・チェーンの可視化をFast Forward Timing Closure Recommendationsレポートで有効にします。これは、インテル® Stratix® 10およびIntel Agilex® 7デバイスに適用されます。
Equivalent RAM and MLAB Paused Read Capabilities	MLABセルで実装するRAMとブロックRAMで実装するRAMの一時停止読み出し機能を同等にする必要があるかを指定します。読み出しの一時停止とは、読み出しが無効になっている際に最後の読み出し値を維持する機能です。一時停止読み出し機能の違いを許可することで、フィッターは、より柔軟にMLABセルを使用してRAMを実装できるようになります。 MLABセルを使用して実装するRAMをフィッターでより柔軟に決定できるようにするには、このオプションを Don't Care に設定します。次のオプションが利用可能です。 Don't Care - ブロックRAMの実装と同等の一時停止読み出し機能がない場合でも、フィッターでRAMをMLABセルに変換することができます。フィッターは、異なる一時停止読み出し機能を備えるRAMについての情報メッセージを生成します。 Care - フィッターは、ブロックRAMの実装と同等の一時停止読み出し機能がない限り、RAMをMLABセルに変換しません。
Equivalent RAM and MLAB Power Up	MLABセルで実装するRAMとブロックRAMで実装するRAMのパワーアップ条件を同等にする必要があるかを指定します。パワーアップ条件は、デバイスのパワーアップ時またはグローバルリセット時に発生します。同等ではないパワーアップ条件を許可すると、フィッターは、より柔軟にMLABセルを使用してRAMを実装できるようになります。 MLABセルを使用して実装するRAMをフィッターでより柔軟に決定できるようにするには、このオプションを AutoまたはDon't Care に設定します。次のオプションが利用可能です。 Auto - MLABセルにブロックRAMの実装と同等のパワーアップ条件がない場合でも、フィッターでRAMをMLABセルに変換することができます。フィッターはまた、パワーアップ条件が同等ではないRAMに関する警告メッセージを出力します。 Don't Care - Auto と同じ動作が適用されますが、メッセージは情報メッセージになります。 Care - フィッターは、ブロックRAMの実装と同等のパワーアップ条件がない限り、RAMをMLABセルに変換しません。
Final Placement Optimizations	フィッターで最終配置の最適化を実行するかを指定します。最終配置の最適化を実行すると、タイミングと配線が向上する可能性がありますが、コンパイル時間が長くなる可能性があります。
Fitter Aggressive Routability Optimizations	フィッターで積極的に配線の最適化を行うかを指定します。積極的な配線の最適化を実行すると、デザインの速度が低下する可能性がありますが、配線ワイヤーの使用率と配線時間を削減できる可能性があります。Automatically 設定により、積極的な配線が有益かをフィッターで決定できるようになります。

表 51. Advanced Fitter Settings (4/8)
オプション	詳細
Fitter Effort	フィット時の物理合成最適化のレベルを指定します。 Auto - フィッターによる最適化作業を調整し、コンパイル時間を最短にすると同時に、デザインのタイミング要件を達成します。Auto Fit Effort Desired Slack Margin オプションを使用して、タイミングマージンの追加に十分な最適化作業を適用します。 Standard - デザインの要件に関係なく最大限の作業を行います。よって、簡単なデザインではコンパイル時間が長くなり、マージンが増加します。難しいデザインの場合、AutoおよびStandard ではどちらも、最大限の作業を行います。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
Fitter Initial Placement Seed	現在のデザインのシードを指定します。値は、負でない整数値にすることができます。デフォルトでは、フィッターはシード1を使用します。フィッターは、デザインの配置を最適化し、タイミング要件のf_MAX を満たす際に、初期の配置コンフィグレーションとしてシードを使用します。シード値が異なると、フィット結果も異なるため、異なるシードをいくつか試すことで、より良いフィット結果を得るようにします。デザインに最適なフィットをもたらすシードは、デザインが変更になると変わることがあります。また、シードを変更することで、より良い結果になる場合とならない場合があります。したがって、フィッターでタイミング要件をわずかに満たしていない場合にのみ、シードを指定します。注: インテル® Quartus® Prime開発ソフトウェアのDesign Space Explorer II (DSEII) を使用して、シードを含む複雑なフロー・パラメーターをスイープし、デザインのパフォーマンスを最適化することもできます。
Logic Cell Insertion	フィッターで2つのノード間にバッファー・ロジック・セルを自動挿入できるようにします。デザインの機能は変更されません。コンパイラーは、デバイスの未使用ロジックセルからバッファー・ロジック・セルを作成します。また、このオプションにより、未使用のロジックセルがLAB内にある場合に、フィッターがLAB内でロジックセルを複製できるようになります。このオプションを使用すると、コンパイル時間が長くなる可能性があります。デフォルト設定の Auto では、デザインのフィットに必要がある場合に、これらの操作を行います。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
MLAB Add Timing Constraints for Mixed-Port Feed-Through Mode Setting Don't Care	タイミング・アナライザーでMLABメモリーブロックの書き込み動作と読み出し動作の間のタイミング制約を評価するかを指定します。書き込み動作と読み出し動作を同じアドレスで同時に実行すると、メタスタビリティーの問題が発生する場合があります。これは、デフォルトではこの2つの動作の間にタイミング制約が存在しないために発生します。このオプションをオンにすると、MLABメモリーブロックの書き込み動作と読み出し動作との間にタイミング制約が導入されるため、メタスタビリティーの問題は回避されます。ただし、このオプションをオンにすると、MLABメモリーブロックのパフォーマンスが低下します。デザインで書き込み動作と読み出し動作を同じアドレスで同時に実行しない場合は、このオプションを設定する必要はありません。
Number of Example Nodes Reported in Fitter Messages	フィッターレポートに表示するノード例の最大数を指定することができます。

表 52. Advanced Fitter Settings (5/8)
オプション	詳細
Optimize Design for Metastability	この設定により、平均故障間隔 (MTBF) を増やすことで、デザインの信頼性を向上させます。この設定を有効にすると、フィッターは、デザイン内のシンクロナイザー・レジスターの出力セットアップ・スラックを増やします。このスラックにより、デザインのMTBFを指数関数的に増やすことができます。このオプションは、タイミングに重点を置くコンパイルにタイミング・アナライザーを使用する場合にのみ適用されます。タイミング・アナライザーの `report_metastability` コマンドを使用して、デザインで検出されたシンクロナイザーを確認し、MTBFの見積もりを作成します。
Optimize Hold Timing	フィッターでデバイス内のホールドタイムを最適化し、タイミング要件と割り当てを満たします。次の設定が利用可能です。 I/O Paths and Minimum TPD Paths - フィッターに対し、次のタイミング要件と割り当てを満たすように指示します。 I/Oピンからレジスターへのt_H レジスターからI/Oピンへの最小t_CO I/OピンまたはレジスターからI/Oピンまたはレジスターへの最小t_PD All Paths - フィッターに対して、次のタイミング要件と割り当てを満たすように指示します。 I/Oピンからレジスターへのt_H レジスターからI/Oピンへの最小t_CO I/OピンまたはレジスターからI/Oピンまたはレジスターへの最小t_PD Optimize Timing ロジックオプションを無効にしている場合、Optimize Hold Timing オプションは使用できません。
Optimize IOC Register Placement for Timing	フィッターでレジスターをI/Oに自動的にパッキングし、遅延を最小限に抑えることで、I/Oピンのタイミングを最適化するかを指定します。 Normal - フィッターは、状況に応じてレジスターをI/Oにパッキングします。これにより、I/Oのタイミングを向上させます。 Pack All I/O Registers - フィッターは、入力、出力、または出力イネーブルピンに接続されているレジスターをI/Oに積極的にパッキングします。ただし、独自の制約またはその他の正当な制約によって制限されているレジスターは除きます。 Off - ペリフェラルとコアの間の最適化を実行しません。
Optimize Multi-Corner Timing	フィッターに対して、最適化時にすべてのタイミングコーナーを考慮し、タイミング要件を満たすように指示します。このタイミング遅延コーナーには、FastコーナータイミングとSlowコーナータイミングの両方が含まれます。デフォルトで、このオプションは On になっており、フィッターによるデザインの最適化では、Slowコーナー遅延に加えて、マルチコーナー遅延が考慮されます。このオプションが Off の場合、フィッターによるデザインの最適化では、Slowコーナー・タイミング・モデル (特定のスピードグレードで最も低速の製造デバイス、低電圧条件で動作) からのSlowコーナー遅延のみが考慮されます。通常、このオプションを On にすると、プロセス、温度、電圧の変動に対してより堅牢なデザイン実装が作成されます。 Optimize Timing オプションを Off にしている場合、Optimize Multi-Corner Timing オプションは使用できません。
Optimize Timing	フィッターによる最適化で最大遅延タイミング要件 (クロックサイクル時間など) を満たすかを指定します。デフォルトで、このオプションは Normal compilation に設定されます。このオプションを Off にすると、インターコネクト要件が非常に高いデザインでフィットが容易になります。このオプションを Off にすると、コンパイル時間を短縮することができますが、タイミング・パフォーマンスが犠牲になる場合があります (フィッターでデザインのタイミング要件を無視するため)。このオプションが Off の場合、フィッターの他のタイミング最適化オプション (Optimize Hold Timing など) に効果はありません。

表 53. Advanced Fitter Settings (6/8)
オプション	詳細
Periphery to Core Placement and Routing Optimization	フィッターでターゲットを絞った配置配線の最適化を行うかを指定します。これは、ペリフェラル・ロジックとFPGAコア内のレジスターの間の直接接続で行われます。次のオプションが利用可能です。 Auto - フィッターでタイトなタイミングウィンドウをもつ転送を自動的に識別し、コアのレジスターを配置して、ペリフェラルとの間のすべての接続を配線します。フィッターでは、この配置配線後にコアの他の配置配線を行います。このシーケンスにより、タイミングがクリティカルな接続でタイミングが満たされることを保証し、配線の輻輳を回避します。 On - フィッターにより、タイミング要件に関係なくペリフェラルとコアのレジスターの間の転送をすべて最適化します。このオプションをグローバルに On に設定しないでください。代わりに、Assignment Editorを使用して、一連のノードまたはエンティティーを対象に最適化を割り当てます。 Off - フィッターによるペリフェラルとコアの間の最適化を実行しません。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
Physical Placement Effort	高度な物理配置最適化時にフィッターで行う作業量を制御します。HighおよびMaximum の作業量に設定すると、コンパイル時間を追加することで、配置ソリューションをさらに最適化します。
Placement Effort Multiplier	フィッターが配置に費やす相対時間を指定します。デフォルト値は1.0で、0より大きな値が有効です。浮動小数点数を指定すると、配置の作業量を制御することができます。値を大きくするとCPU時間が増加しますが、配置の品質を向上させることができます。例えば、値が「4」の場合はフィット時間が約2倍から4倍に増えますが、品質が向上する可能性があります。
Power Optimization During Fitting	フィッターに対し、デバイスの総消費電力の削減をターゲットに最適化を行うように指示します。消費電力最適化のフィットで利用可能な設定は次のとおりです。 Off - 消費電力の最適化を実行しません。 Normal compilation - 消費電力の最適化を実行します。これは、コンパイル時間またはデザインのパフォーマンスに悪影響のない範囲で行われます。 Extra effort - 消費電力の最適化をさらに実行しますが、デザインのパフォーマンスに影響したり、コンパイル時間が長くなる可能性があります。

表 54. Advanced Fitter Settings (7/8)
オプション	詳細
Programmable Power Maximum High-Speed Fraction of Used LAB Tiles	高速LABタイルの割合の上限を設定します。有効な値は0.0から1.0の間になります。デフォルト値は1.0です。値が1.0の場合は、高速タイル数に制限がないことを意味します。フィッターは、必要最低限の数を使用することで、デザインのタイミング要件を満たします。1.0未満の値を指定すると、タイミング品質が低下する場合があります。これは、タイミングがクリティカルなリソースが低電力モードに強制される場合があるために発生します。
Programmable Power Technology Optimization	フィッターによるタイルのコンフィグレーション方法を制御し、タイルの動作を高速モードまたは低電力モードにします。次のオプションが利用可能です。 Automatic - フィッターによって消費電力を最小限にすることを指定します。タイミング・パフォーマンスが犠牲になることはありません。 Minimize Power Only - フィッターで、最大数のタイルを低電力モードの動作に設定するように指定します。 Force All Used Tiles to High Speed - フィッターで、使用されているすべてのタイルを高速モードの動作に設定するように指定します。 Force All Tiles with Failing Timing Paths to High Speed - すべての不合格パスを高速モードに設定します。タイミングを満たしているデザインの場合、この設定での動作は、Automatic の設定の場合に類似します。タイミングを満たさないデザインの場合、負のスラックがあるパスはすべて、高速モードに設定されます。このモードでは、デザイン速度の向上は見込めません。また、スタティック消費電力が増加する可能性があります。このモードは、タイミングの収束に向けてデザインをやり直す必要があるロジックパスの特定に役立ちます。注: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスでのみ利用可能です。
Router Timing Optimization Level	ルーターでどれほど積極的にタイミング要件を満たすかを制御します。このオプションを Maximum に設定すると、デザイン速度がわずかに向上しますが、コンパイル時間が長くなります。このオプションを Minimum に設定すると、コンパイル時間が短縮されますが、デザイン速度がわずかに遅くなります。デフォルト値は Normal です。

表 55. Advanced Fitter Settings (8/8)
オプション	詳細
Synchronizer Identification	メタスタビリティー解析における同期レジスター・チェーンのレジスターをコンパイラーで識別する方法を指定します。同期レジスターチェーンは、同じクロックを使用し、間にファンアウトがない一連のレジスターです。これは、ピン、または別のクロックドメインからのロジックによって駆動されます。次のオプションが利用可能です。 Off - タイミング・アナライザーは、指定されているレジスター、または指定されているエンティティー内のレジスターを同期レジスターとして識別しません。 Auto - タイミング・アナライザーは、複数のレジスターから成るチェーンの一部であり、組み合わせロジックが含まれないものを有効な同期レジスターとして識別します。Auto 設定を使用して、デザイン内に存在すると考えられる同期チェーンのレポートを生成します。 Forced if Asynchronous - タイミング・アナライザーは、ソフトウェアで非同期信号転送を検出した場合に、同期レジスターチェーンを識別します。チェーン内に組み合わせロジックが含まれていたり、1つのレジスターしかない場合にも適用されます。 Forced - タイミング・アナライザーは、指定されているレジスター、または指定されているエンティティー内のすべてのレジスターをシンクロナイザーとして識別します。Forced オプションは、デザイン全体に適用しないでください。デザイン内のすべてのレジスターがシンクロナイザーとして識別されます。フィッターは、Optimize Design for Metastability を有効にしている場合に、シンクロナイザーとして識別されたレジスターを最適化し、平均故障間隔 (MTBF) を向上させます。同期レジスターチェーンの識別に Forced または Forced if Asynchronous オプションを使用している場合、タイミング・アナライザーのレポートでは、チェーンでデザインのタイミング要件を満たしている場合に、そのチェーンのメタスタビリティーのMTBFを表示します。
Treat Bidirectional Pin as Output Pin	フィッターで双方向ピンを出力ピンとして扱うことを指定します。つまり、入力パスが出力パスからフィードバックされることを意味します。
Use Checkered Pattern as uninitialized RAM Content	コンテンツの初期化をサポートするRAMコンテンツのないすべてのRAMブロックに、チェッカーパターンを初期のRAMコンテンツとしてロードします。このオプションをオンにしても、シミュレーションには影響しません。そのため、オンチップの動作がシミュレーション結果とは異なる場合があります。
Weak Pull-Up Resistor	デバイスがユーザーモードで動作している際に、ウィークプルアップ抵抗を有効にします。このオプションにより、ハイ・インピーダンスのバス信号をVCCに引き込みます。このオプションは、Enable Bus-Hold Circuitry オプションと同時に有効にしないでください。このオプションをピン以外に適用している場合、フィッターはこのオプションを無視します。

その他の割り当て

set_global_assignment –name ERROR_ON_INVALID_ENTITY_NAME

ソフトウェアは、エンティティー・フィールドがデザインに存在する名前ではない場合に、.qsf および .qip 割り当てを無視し、警告を生成します。ERROR_ON_INVALID_ENTITY_NAME を ON に設定している場合は、ソフトウェアはこの警告をエラーとして生成します。

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

1.14. フィッター設定のリファレンス

その他の割り当て