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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
HDLコーディング・スタイルもまた、合成時間に影響することがあります。例えば、コードからRAMブロックを推論する場合は、RAM推論のガイドラインに従う必要があります。RAMブロックが適切に推論されない場合、ソフトウェアはそのブロックをレジスターとして実装します。
大きなメモリーブロックを推論している場合、ソフトウェアではFPGAのリソースをより多く消費します。それにより、配線の輻輳が発生し、コンパイル時間が大幅に増加する可能性があります。特定のブロックで配線使用率が高い場合は、そのブロックのコードを見直してください。