インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

ID 683236
日付 6/26/2023
Public
ドキュメント目次

2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮

HDLコーディング・スタイルもまた、合成時間に影響することがあります。例えば、コードからRAMブロックを推論する場合は、RAM推論のガイドラインに従う必要があります。RAMブロックが適切に推論されない場合、ソフトウェアはそのブロックをレジスターとして実装します。

大きなメモリーブロックを推論している場合、ソフトウェアではFPGAのリソースをより多く消費します。それにより、配線の輻輳が発生し、コンパイル時間が大幅に増加する可能性があります。特定のブロックで配線使用率が高い場合は、そのブロックのコードを見直してください。