インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.1.1. コンパイルフロー

インテル® Quartus® Primeプロ・エディションのコンパイラーでサポートしているさまざまなフローは、パフォーマンスを最大限にし、コンパイルの処理時間を最短化するのに役立ちます。モジュラー式のコンパイラーは柔軟に使用可能で効率的なため、すべてのモジュールを単一のコマンドで順次実行したり、コンパイルの各ステージを個別に実行して最適化したりすることができます。

デザインを開発および最適化する際は、必要なコンパイラー・ステージのみを実行し、フルコンパイルに時間を費やさないようにします。フルコンパイルは、デザインが完了し、すべてのコンパイラー・モジュールを実行してデバイス・プログラミング・イメージを生成する準備が整ってからのみ行います。

表 2.  コンパイルフロー
コンパイラー・フロー 機能
ECOコンパイルフロー インテル® Quartus® Primeプロ・エディション・ソフトウェアは、デザインを完全にコンパイルした後でも、最終段階での対象を絞ったデザイン変更をサポートします。この変更は設計変更指示 (ECO) とも呼ばれます。ECOは通常、デザイン検証段階で発生します。 インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインの最適化を参照してください。
インクリメンタル最適化フロー インクリメンタル最適化を行うと、各フィッターステージの後に処理を停止して結果を解析し、次のコンパイルステージに進む前に設定またはRTLを調整することができます。この反復フローにより、フルコンパイルの結果を待たずに各ステージで最適化を行います。
Hyper-Awareデザインフロー 自動レジスター・リタイミング (Hyper-Retiming) と対象を絞ったタイミング・クロージャー推奨事項 (Fast Forwardコンパイル) の実装を組み合わせることで、Hyper-Registerを最大限使用し、最良のパフォーマンスを実現します。これは、 インテル® Stratix® 10およびIntel Agilex® 7デバイスを対象にしています。
フルコンパイル・フロー すべてのコンパイラー・モジュールを順次起動し、合成、フィット、最終タイミングの解析、およびデバイス・プログラミング・ファイルの生成を行います。デフォルトでは、コンパイラーはフルコンパイル時の合成後のスナップショットおよび最終スナップショットのみを生成して保持します。オプションでEnable Intermediate Fitter Snapshotsを有効にすることで、プラン、配置、配線、およびリタイミング後のスナップショットを保持することができます。
パーシャル・リコンフィグレーション FPGAの一部を動的にリコンフィグレーションしながら、他のFPGA部分の機能を維持します。
ブロックベースのデザインフロー 1つ以上のプロジェクトでのデザインブロックの保存と再利用をサポートします。合成済み、または最終のデザインブロックは、他のプロジェクトで再利用できます。再利用可能なデザインブロックには、デバイスコアまたはペリフェラル・リソースを含めることができます。
関連情報
レベル 2 の表題