インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成 SDC 2.1への準拠 タイミングパスの特定 RTL SDC制約のデバッグ
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成

SDC 2.1への準拠

RTLでのSDCに向けたSDCは、RTLを対象とした制約を提供する業界標準です。ターゲットノードはエラボレーションされたネットリストからのもので、RTLと密接にアライメントされています。階層ノードをターゲットにし、さまざまなコンパイル段階を通じて制約をコンパイルフローに伝播することができます。

注: read_sdc コマンドにより、RTLでのSDCに向けたSDCファイルをタイミング・アナライザーにロードします。ロードするスナップショットに応じて、read_sdc ではそのスナップショットに適した他のSDCの読み取りを試みます。さまざまなユースケースで使用されるSDCファイルの種類に関しては、 インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類を参照してください。

インテル® Quartus® Prime開発ソフトウェアは、RTLでのSDCに向けたSDCファイル内の制約順序を維持します。SDCファイル内に制約をリストする順序によって、それらが インテル® Quartus® Prime開発ソフトウェアにロードされる順序が定義されます。

RTL SDC制約は、SDC 2.1準拠のコマンドのみをサポートするように設計されています。オブジェクト・ アクセサー (get_keepers、get_registers、get_nodesなど) はありません。次のリストはサポートされているSDCコマンドです。これらの詳細に関しては、Intel Quartus Prime Pro Edition User Guide: Scripting で、TCL Commands and Packages Summaryのセクションを参照してください。

  • create_clock
  • create_generated_clock
  • set_input_delay
  • set_output_delay
  • set_false_path
  • set_max_delay
  • set_min_delay
  • set_multicycle_path
  • set_clock_groups
  • set_clock_latency
  • set_clock_uncertainty
  • set_data_delay
  • set_net_delay
  • set_max_skew
注: タイミング・アナライザーですべての引数をサポートしているわけではないため、これらのコマンドのすべてがSDC 2.1の引数を完全にサポートしているわけではありません。サポートされていない引数を指定すると、そのコマンドでは警告メッセージが発行され、引数は無視されます。タイミング・アナライザーで警告が発生した際にTclエラーを表示する場合は、ERROR_ON_WARNINGS_LOADING_SDC_ON_RTL_CONSTRAINTS QSF変数を ON に設定します。

タイミングパスの特定

タイミングパスを定義する場合は、SDC標準アクセサー (get_pins など) を使用します。 インテル® Quartus® Prime開発ソフトウェア固有のコマンド (get_keepers、get_registers など) は使用しません。 インテル® では、オブジェクトをターゲットにする場合に、明示的な get_<pins|ports|nets> コマンドの使用を推奨しています。そのままの名前を使用すると、意図しないターゲットとなる可能性があり、場合によってはDNIで警告が発行されます。

インテル® Quartus® Primeの従来のSDC (ターゲットは インテル® Quartus® Primeのタイミンググラフ) 
set_false_path -from [get_keepers { reg_A }] -to [get_keepers { reg_B }]
RTLでのSDCに向けたSDC (ターゲットはネットリスト・ノード) 
set_false_path -from [get_pins { reg_A|clk }] -to [get_pins { reg_B|d }]
注: パスはレジスターの clk ピンから開始する必要があります。それにより、タイミングパスを特定します。デザインで reg_A|d または reg_A|q を使用している場合は、タイミング・アナライザーのタイミングパスは無効です。それらはReport Exceptionレポートに示されます。
ステータス 例外コマンド Fromフラグ 開始 Toフラグ 終了 セットアップ・スラック
完了 set_false_path -from

[get_pins{tf_sync[0] |ff_src|clk}]

-to

[get_pins{tf_sync[0] |ff_dst|d}]

3.603
無効 set_false_path -from

[get_pins{tf_sync[2] |ff_src|q}]

-to

[get_pins{tf_sync[2] |ff_dst|d}]

無効
無効 set_false_path -from

[get_pins{tf_sync[3] |ff_src|d}]

-to

[get_pins{tf_sync[3] |ff_dst|d}]

無効
注: ネットリストのターゲットでは大文字と小文字が区別されます。場合によっては、下位モジュールのポートが大文字で表記されることがあります。この場合は、-nocase オプションを get_<pins|ports|nets> コマンドで使用すると、大文字と小文字の区別が無視されます。

RTL SDC制約のデバッグ

RTL SDC制約のデバッグには、いくつかの方法があります。例えば、デザインで制約が使用されている位置を切り離し、それをフロー内で解析することができます。制約に関するコンパイルレポートを使用することもできます (Post-Synthesis Constraintsコンパイルレポートを参照してください)。ただし、制約をデバッグする際は、次の点を考慮します。

制約ロード時の明示的なエラー

RTL SDC制約の読み取り時にエラーが発生すると、コマンドスタックとともにエラーメッセージが発行され、問題のあるコマンドの行番号が示されます。次の図に例を示します。

エラーのある制約は、DNI Tclコンソールから直接デバッグすることができます。この段階は、 インテル® Quartus® Prime開発ソフトウェアでRTLでのSDCに向けたSDCファイルをロードする段階です。よって、この早期段階では、最初のターゲットの分解能やコマンド構文の問題を簡単に反復することができます。

注:

一般的に、RTL SDC制約をタイミング・アナライザーに直接ロードすることはできません。理由は次のとおりです。

  • ターゲット・ネットリストは、エラボレーション後のネットリストでは異なり、タイミング・ネットリストではありません。場合によっては、この2つのネットリストには一部共通のノードがありますが、これらのネットリストは異なります。
  • RTLでのSDCで使用されるSDC 2.1準拠の構文は、従来のQuartus SDCコマンドとは異なる場合があります。

制約の動作と解釈の問題

制約で作業する際は、次の点を確認します。

  • ターゲットと基本構文が正しいこと (ノードの検索またはターゲットの取得)。RTLアナライザーを使用して、エラボレーション後のネットリストでノードを検索することができます。
  • 制約がタイミンググラフ (制約の動作) に対して理にかなっていること。これは、タイミング・アナライザーで確認することができます。

    デザイン・ネットリストからタイミング・アナライザーに伝達されるRTL SDC制約を検査します (import_sdc は、RTL SDCコマンドのみをロードします)。import_sdc コマンドは、コンパイルフローのさまざまな段階を伝播後、RTL SDC制約のバージョンをロードします。このステップ後は、通常のタイミング・アナライザー・セッションと同じになります。

注: インテル® では、RTLでのSDCに向けたRawのSDCファイルをタイミング・アナライザーからロードすることを推奨していません。ただし、タイミング・アナライザーのTclコンソールを使用してタイミング・アナライザーと互換性のあるSDCコマンドを発行し、デザインをデバッグすることが可能です。SDCコマンドを直接発行することで、RTL SDC制約をオーバーライドし、値の変更による影響を調べることができます。ただし、変更はそのタイミング解析セッションでのみ有効です。永続的な変更を行うには、RTLでのSDCに向けたソースSDCファイルを更新し、Analysis & Elaborationを再度実行する必要があります。
レベル 2 の表題