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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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2.5.1.2. HDLコーディング・スタイルが原因の輻輳
場合によっては、配線の輻輳は、デザインで使用しているHDLコーディング・スタイルが原因で発生していることがあります。 Chip Plannerを使用して輻輳領域を特定したら、その領域に配置されているブロックのHDLコードを確認し、コードの変更によってインターコネクト使用率を削減できるかを判断します。