インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 DNI Tclコンソール RTLアナライザー インテル® Quartus® Primeタイミング・アナライザー 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.3.2.1.3. RTL SDC制約の検査

RTL SDC制約には、複数の方法により、フロー内のさまざまな時点でアクセスすることができます。詳細は以降のセクションで説明します。
注: このセクションで説明するすべての方法において、RTL SDC制約は読み取り専用です。コンパイルフローで制約を変更することはできません。制約を変更するには、ソースのRTL SDCファイルを変更し、Analysis & Elaboration時にそれを再ロードする必要があります。

DNI Tclコンソール

DNI Tclコンソールを使用すると、ターゲットの制約と関連する構文を簡単に試すことができます。このベータ版リリースでは、Tclコンソールからアクセスする場合のDNIネットリストは読み取り専用となり、制約コマンドはデザイン・データベースに保存されません。

DNI Tclコンソールには、コマンドライン・インターフェイスから次のコマンドを使用してアクセスします。 
quartus_syn --dni -s

Analysis & Elaborationのコンパイルステージが完了したら、プロジェクトをコンソールにロードすることができます (project_open <project_name>)。また、適切なDNIネットリスト・チェックポイントを dni::load_design -checkpoint "constrained" コマンドを使用してロードします。それにより、次のようなタスクを実行できるようになります。

  • 特定のSDCファイルの読み取り (dni::read_sdc<file_name> コマンドを使用)
  • 制約のダンプ (dni::write_sdc コマンドを使用)
  • ローカルセッションに限定されている制約コマンドの実行。詳細は、RTLでのSDCに向けたSDCファイルにおける制約の作成 を参照してください。

RTLアナライザー

Analysis & Elaboration後に、コンパイル・ダッシュボードからRTLアナライザー (制約モード) を呼び出すことができます。RTLアナライザーGUIを使用すると、エラボレーションされたデザイン・ネットリストの制約を表示することができます。回路図ビューアーでネットリスト・オブジェクトを選択すると、そのオブジェクトをターゲットとする制約を Property ビューアーで表示することができます。これにより、制約がRTL内の目的のノードをターゲットにしているかを確認することができます。

次の画像では、iopll_refclk[1] ポートに3つの制約があることが分かります。

図 42. RTLアナライザーでの制約の表示
注:
  • 接続の詳細を表示するには、ポートを右クリックし、Display individual bits をクリックします。
  • SDCファイルをクロスプローブするには、Property ビューアーの制約を右クリックし、View in Source オプションを選択します。

さらに、RTLアナライザーのメニューから Constraints ダイアログボックス (Tools > Object Constraints) を起動し、すべての制約のリストを表示することができます。また、制約ビューアーから割り当てまたは制約を選択し、右クリックして View in Source を選択すると、ソースファイルにクロスプローブすることができます。割り当てまたは制約を含むソースファイルが インテル® Quartus® PrimeのGUIで起動し、割り当ての行が強調表示されます。

図 43. オブジェクトの制約
注: Test SDC ボタンを使用すると、現在のDNIセッションでSDCファイルを評価することができます。ただし、ネットリストに書き戻したり、ネットリストを変更したりすることはありません。これは、SDCファイルの構文をテストする場合にのみ適しています。このオプションは、新しい制約の追加には使用しないでください。

インテル® Quartus® Primeタイミング・アナライザー

インテル® Quartus® Primeのタイミング・アナライザーは、業界標準の制約および解析手法を使用して、データ所要時間、データ到着時間、およびクロック到着時間をすべて、デザイン内のすべてのレジスター間パス、I/Oパス、および非同期リセットパスに対して報告します。タイミング・アナライザーは、デザインが正しく機能するために必要なタイミング関係が満たされていることを検証し、指定されている制約に対して実際の信号到着時間を確認します。タイミング・アナライザーの詳細については、 インテル® Quartus® Primeプロ・エディションのユーザーガイド: タイミング・アナライザー を参照してください。

タイミング・アナライザーのGUIまたはTclコマンドコンソールを使用して、RTL SDC制約をタイミング解析セッションにロードすることができます。それには、read_sdc コマンドを実行します。デフォルトでは、read_sdc コマンドは常にRTL SDC制約をロードします。これは、他の従来の インテル® Quartus® Prime開発ソフトウェアSDCファイル (SDC_FILE または SYN_SDC_FILE) をロードする前に行われます。read_sdc 呼び出し時にRTL SDC制約のロードを無効にするには、read_sdc -no_import オプションを使用する、もしくはQSF変数の ENABLE_IMPORT_SDC_DURING_READ_SDC を OFF に設定します。

スタティック・タイミング解析時は、import_sdc コマンドを使用して、RTLでのSDCに向けたSDC制約のみをロードすることができます。これは、RTL SDC制約が原因で発生していると考えられる問題のデバッグに役立ちます。

read_sdc または import_sdc コマンドを使用して制約をインポートしたら、それらはタイミング・アナライザーの標準制約になります。標準の制約診断レポート (report_exceptions、report_sdc など) はこれらの制約で動作し、既存の インテル® Quartus® Primeタイミング解析APIコマンドを使用して、現在のタイミング・アナライザー・セッションの制約を更新することができます。

注: report_sdc の制約はクロスプローブすることができます。それには、制約のLocation 列を右クリックし、Locate in Constraint File を選択します。
図 44. タイミング・アナライザーのSDCレポート
レベル 2 の表題