インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer Sweep Hints Viewerの根本原因ビュー Sweep Hints Viewerの階層ビュー Sweep Hints ViewerのSweep Hintsビュー 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.3.1.1. Sweep Hints Viewer

Sweep Hints Viewerを使用すると、合成によってデザイン内のロジックが削除された理由を視覚化して特定することができます。これは、RTLアナライザーのツールの1つで、メニューから Tools > View Sweep Hints を選択してアクセスすることができます。
スイープされたインスタンスのコンテキスト・メニューから起動することもできます。

RTLアナライザーは、最上位モジュールのポートとリーフ・インスタンスを、関連するスイープヒントとともにオレンジ色で強調表示します。スイープされたポートまたはインスタンスの上にカーソルを合わせると、ツールチップには、スイープされたポート数、スイープヒントのタイプ、およびスイープヒントの理由が表示されます。これらの強調表示とツールチップは、次の図に示すように、回路図ビューとネットリスト・ナビゲーターの両方で利用できます。

RTLアナライザーのスイープ・ヒント・ビュー

RTLアナライザーからSweep Hints Viewerを起動するには、スイープされたインスタンス、またはネットリスト・ナビゲーターもしくは回路図ビューの最上位モジュールポートのコンテキスト・メニューから、View Sweep Hints を選択します。次の図を参照してください。

コンテキスト・メニューから View Sweep Hints オプションを選択すると、Sweep Hints Viewerには、選択しているインスタンスまたはポートのスイープヒントが自動入力されます。詳細は次の図のとおりです。

選択しているインスタンスに対して自動入力されるスイープ・ヒント・リスト

Sweep Hints Viewerの根本原因ビュー

デザインの特定のノードがスイープされる根本原因を特定するには、次にリストされている、スイープ時にノードがマークされるさまざまな理由を理解する必要があります。

  • ノードが定数0または1で止まっています。例えば、AND ゲートの入力ポートが0で止まっていると、AND ゲートのスイープがトリガーされます。これは、AND ゲートの出力も0で止まっているためです。
  • ノードがワイヤーとして動作しており、削除されています。例えば、選択ラインが定数に接続されているマルチプレクサーは、ワイヤーとして機能します。
  • スイープ時にノードに変更がありましたが、削除されていません。
  • ノードのすべてのファンアウトがなくなり、削除されています。
  • ポートまたはインスタンス・ポートが切断されています。親または子にファンアウトがありません。

Sweep Hints Viewerの Root Causes タブには、スイープの記録とそれらがスイープされた根本原因のリストが表示されます。次に例を示します。

図 9. Sweep Hints ViewerのRoot Causesタブ

Root Causesビューには、根本原因が表示されます。また、Swept Objects Count 列には、ルート・オブジェクトのスイープされたオブジェクト総数が表示されます。これは、Root Record 列のスイープ記録までたどることができます (例えば、上の画像の802137)。コンテキスト・メニューから Show Sweep Hints オプションを選択すると、インターフェイスが Sweep Hints ビューに切り替わり、Root Recordを根本原因として特定するスイープ記録がすべて表示されます。次の図のようになります。

図 10. Root Recordのスイープ記録の追跡
注: Show Hint Trace の詳細に関しては、Sweep Hints ViewerのSweep Hintsビュー を参照してください。

Sweep Hints Viewerの階層ビュー

DNIフロー (ベータ版) で説明されているとおり、スイープ最適化 (スイープ・チェックポイント) はAnalysis & Elaborationステージの一部として実行されます。スイープ最適化フェーズでは、スイープされたオブジェクトのデータベースと、その削除理由が残されます。データベースは、削除されたオブジェクト間の関係も追跡します。例えば、ゲートの出力が宙に浮いている場合は、スイープされます。ファンインコーン内のいくつかのセルも、その出力が有用な駆動をしていない場合はスイープされる可能性があります。Sweep Hints Viewerを使用すると、スイープ・ヒント・データベースを表示することができます。これには、スイープ前のデザインでマークされた、後に削除されるオブジェクトのリストが含まれます。

注: 大規模で複雑なデザインの場合、スイープされるオブジェクトの総数が膨大になる可能性があります (数百万)。したがって、スイープされるオブジェクトは階層的に配置されます。それにより、確認したい領域をすばやくクエリー、フィルタリング、および検索することができます。
図 11. Sweep Hints ViewerのHierarchyタブ

Sweep Hints Viewerの Hierarchy タブでは、さまざまな階層レベルとそのスイープ統計を観察することができます。ここでの論理ユニットはリーフセルであり、AND/ORゲートやレジスターなどの論理プリミティブを指します。階層セルは、リーフセルと他の階層セルの複合体です。

上の画像の Leaf Cells Count by Hierarchy テーブルは、ローカルまたは特定の階層パスの階層全体でスイープされたロジックの割合に関する情報を提供します。テーブルの列は、スイープ前後のリーフセルの数と、階層パスのタイプを示します。階層パスのタイプは、USER (設計したRTL)、 インテル® IP、またはメガファンクション ( インテル® が提供するライブラリー・モジュール) になります。階層テーブルが大きい場合は、フィルターオプションを使用してデザインの領域を絞り込みます。

注: インテル® IPおよびメガファンクション・タイプは変更することができないため、デフォルトでは非表示になります。ただし、特定の状況では表示することができます。それには、Hierarchy Typeドロップダウン・リストで必要なオプションを選択します。暗号化されたモジュールは常にこのビューでは非表示になります。

Sweep Hints ViewerのSweep Hintsビュー

図 12. Sweep Hints Viewerにおけるスイープ・オブジェクト例

回路図ビューで、青緑色でハイライト表示されているスイープ・オブジェクトに注目してください。このオブジェクトのツールチップにカーソルを合わせる、もしくはSweep Hints Viewerでスイープの理由を表示すると、このインスタンスは、インスタンス・ポートのファンアウトがなくなったためにスイープされていることが分かります。同様に、他のスイープ・オブジェクトを選択して根本原因を特定し、回路図ビューアーと階層ビューで表示することができます。これらのオブジェクトはすべて、コンパイルフローを進めると最終的にはデザインから削除されます。

Hierarchy タブは、インスタンスのスイープ統計によるフィルタリングに役立ちます。Sweep Hints タブを使用すると、特定の階層レベルでスイープされたリーフ・オブジェクトをフィルタリングしてクエリーすることができます。テーブルのさまざまな列では、スイープに関係するオブジェクトを説明し、データをクエリーする方法を提供しています。例えば、特定のインスタンス・タイプを検索したり、結果を特定のスイープ理由やタイプなどに限定したりすることができます。

スイープに関連するオブジェクトの表示

スイープに関連するオブジェクトの表示は、Sweep Hints の下にある選択オブジェクトを右クリックし、コンテキスト・メニューから Show Hint Trace を選択することでも行うことができます。Hint Trace for ID <number> セクションには、スイープされるオブジェクトの階層リストが表示されます。このリストには、特定のオブジェクトがスイープされる原因となったスイープ・オブジェクトや、あるオブジェクトの結果としてスイープされるオブジェクトが含まれます。チェーン内のさまざまなオブジェクトをハイライトして選択する機能により、必要なスイープ情報を絞り込むことができます。

次の図では、オブジェクトID 30のポートのスイープヒントを追跡しています。Hint Trace for ID 30 からは、オブジェクトID 2のインスタンス・ポートがスイープポート30に関連付けられていることが分かります。両方のオブジェクトのスイープの理由は、ファンアウトの切断です。

図 13. スイープに関連するオブジェクト
レベル 2 の表題