インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.4.1.2. 監視とデバッグに向けた信号の保持

コンパイラーは、合成および配置配線時にRTL信号を最適化します。保持していない場合は、RTL内の信号名が信号最適化後のフィット後ネットリストに存在しなくなる可能性があります。例えば、コンパイルプロセスでは、重複するレジスターをマージしたり、ノードからファンアウトするネット名にチルダ (~) を追加したりします。

信号を保持して合成および配置配線後にデバッグで利用できるようにするには、次の手順を実行します。
  • 保持する信号をマークします。

    信号のマークは、RTLコード内で直接行う、もしくはQSF割り当てコマンドを介して行います。

  • 信号保持の有効化は、プロジェクト全体に対して、またはマークされた信号を含むインスタンスに対して行います。

    プロジェクト全体での信号保持の有効化は、 インテル® Quartus® Prime GUIまたはQSF割り当てコマンドを介して行います。インスタンス内の信号の保持には、QSF割り当てコマンドを使用します。

信号保持のマーキングと信号保持の有効化を分けることにより、コードを作成しながら対象の信号にタグ付けすることができます。信号保持を有効にするまで、最適化に影響することはありません。

信号保持を有効にしている場合、preserve_for_debug とマークされているノードは、次の属性を継承します。
表 12.   preserve_for_debug とマークされているノードに継承される属性
属性 結果
preserve インテル® Quartus® Primeによるレジスターの最適化およびリタイミングを防ぎます。
keep 組み合わせロジックの最適化時に、 インテル® Quartus® Primeによる信号ネットの最小化または削除を防ぎます。
noprune インテル® Quartus® Primeによるファンアウトのないレジスターの削除または最適化を防ぎます。
dont_merge インテル® Quartus® Primeによる重複レジスターのマージを防ぎます。
dont_replicate インテル® Quartus® Primeによるレジスターの複製を防ぎます。
重要: インスタンス・レベルの信号保持設定は、プロジェクト全体レベルの設定よりも常に優先されます。また、RTLの信号保持設定は、QSF設定よりも常に優先されます。
デザインの合成後に、保持されている信号を検索して確認することができます。
  • Preserve for Debug Assignments レポートには、保持ステータスと保持としてマークされたすべてのノードの名前が表示されます。
  • Node Finderの preserved for debug フィルターは、保持されているノードをすばやく見つけるのに役立ちます。

監視とデバッグに向けて信号を保持する際の全体的なフローは次のとおりです。

  1. 次のいずれかの方法で、保持する信号をマークします。
    • RTLコードで直接、preserve_for_debug 属性を使用して信号をマークする
      表 13.  RTLで preserve_for_debug 属性を使用しての信号のマーク例
      Verilogの場合 VHDLの場合 
      (* preserve_for_debug *) wire [3:0] counter_wire;
(* preserve_for_debug *) reg [3:0] counter_reg;
                                       
(* preserve_for_debug *) wire [15:0] decode_out_top;
(* preserve_for_debug *) reg [15:0] decode_out_reg_top;
      		 
      attribute preserve_for_debug : boolean;
attribute preserve_for_debug of counter_wire : signal is true;
attribute preserve_for_debug of counter_reg : signal is true;
attribute preserve_for_debug of decode_out : signal is true;
attribute preserve_for_debug of decode_out_reg : signal is true;
      また、 インテル® Quartus® Prime GUIで Insert Template (Edit > Insert Template) ダイアログボックスを使用し、preserve_for_debug 属性を追加することもできます。
    • 次のいずれかの方法により、PRESERVE_FOR_DEBUG 割り当てを使用して信号をマークする
      • コマンドラインから、もしくはQSFファイルで、PRESERVE_FOR_DEBUG 割り当てを特定のノードに指定する。
        set_instance_assignment -name PRESERVE_FOR_DEBUG ON -to <node hpath>
      • Assignment Editorで、Preserve signal for debug 割り当てを任意のノード To に指定する。割り当て値には On を選択します。
      重要: PRESERVE_FOR_DEBUG 割り当てを使用すると、信号が保持される前にロジックが最適化されてしまうことがまれにあります。この問題が発生した場合は、HDLコードで preserve_for_debug 属性を使用します。
    • 保持するシステムモジュール、インターフェイス、またはポートをプラットフォーム・デザイナーでマークする

      詳細は、Intel® Quartus® Prime Pro Edition User Guide: Platform Designer で、「Preserving a System Module, Interface, or Port for Debugging」を参照してください。

  2. デバッグに向けて、保持をプロジェクト全体または特定のインスタンスに対して有効にします。
    • 保持とレポート作成をプロジェクト全体に対して有効にするには、次のいずれかの手順を実行します。
      • Signal Tap Logic Analyzerの設定からプロジェクト全体の信号保持を有効にする

        Assignments > Settings > Signal Tap Logic Analyzer > Enable preserve for debug assignments を選択します。

      • グローバル PRESERVE_FOR_DEBUG_ENABLE 割り当てをコマンドラインから、もしくはQSFファイルで指定する
        set_global_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON
      • グローバル Enable preserve for debug assignments 割り当てをAssignment Editorで指定する。割り当て値には On を選択します。
      ヒント: プロジェクト全体の信号保持とレポート作成を有効にしたら、インスタンス・レベルの設定を使用して、プロジェクト全体の信号保持とレポート作成からインスタンスを除外します。
    • 信号保持とレポート作成の有効化 (または無効化) を特定のインスタンスのみを対象として行うには、次の手順を実行します。
      • コマンドラインから、もしくはQSFファイルで、インスタンスの PRESERVE_FOR_DEBUG_ENABLE 割り当てを ON (または OFF) として指定する
        set_instance_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON -to <instance hpath>
      • Assignment Editorで、Enable preserve for debug assignments 割り当てを任意のインスタンス To に指定する。割り当て値にはOn (または Off) を選択します。
      • RTLのインスタンスで、PRESERVE_FOR_DEBUG_ENABLE 属性を ON (または OFF) の値で指定する
        表 14.  RTLでの PRESERVE_FOR_DEBUG_ENABLE 属性設定例
        Verilogの場合 VHDLの場合 
        ...
(* altera_attribute = "-name PRESERVE_FOR_DEBUG_ENABLE ON" *)
decoder decoder_inst(
...
        		 
        ...
attribute altera_attribute : string;   
attribute altera_attribute of my_decoder_inst : LABEL is "-name PRESERVE_FOR_DEBUG_ENABLE ON";
                                          
...
begin
...
                                          
my_decoder_inst :  decoder
  3. デザインを合成します。

    Compilation Dashboardで、Analysis & Synthesis をクリックします。合成が完了すると、コンパイルレポートが生成されます。Node Finderで preserved for debug を使用し、保持されたノードをすばやく見つけることもできます。

  4. 信号保持の結果を表示します。
    Synthesis > Partition <name> > Preserve for Debug レポートフォルダーで、Preserve for Debug Assignmentsレポートを開きます。
    図 48. Preserve for Debug Assignmentsレポート
  5. フルコンパイルを実行し、デザインおよびSignal Tapインスタンスの配置配線を行います。それには、Processing > Start Compilation を選択します。
    保持したデバッグ信号は、フィッターを介して最終的なコンパイル・データベースに残されます。

フルコンパイルを実行したら、任意の インテル® Quartus® Primeデバッグツールを使用してデザインをデバッグすることができます。

要確認: デザインのデバッグ後に、信号の保持を (グローバルおよびインスタンス・レベルの両方で) 無効にし、フルコンパイルを実行すると、保持した信号を最適化することができます。
表 15.  デバッグ信号保持割り当て
割り当て 詳細 例
preserve_for_debug

(Assignment Editorの Preserve signal for debug)

preserve_for_debug が有効になっている場合は、合成後またはフィット後のデバッグに向けてコンパイル時に信号を保持するようにマークします。 set_instance_assignment -name PRESERVE_FOR_DEBUG ON -to <node hpath>
preserve_for_debug_enable

(Assignment Editorの Enable preserve for debug assignments)

preserve_for_debug をプロジェクト・レベルまたはインスタンス・レベルで有効にします。

有効になっている場合、コンパイラーは、コンパイル後に信号保持の結果をPreserve for Debug Assignmentsレポートで報告します。

コンパイラーは、コンパイル後にこれらのノードをPreserve for Debug Assignmentsレポートで報告します。 		set_global_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON

set_instance_assignment -name PRESERVE_FOR_DEBUG_ENABLE ON -to <instance hpath>

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レベル 2 の表題