インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

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ID 683236
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインのコンパイル 2. コンパイル時間の短縮 3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ A. インテル® Quartus® Primeプロ・エディションのユーザーガイド
1. デザインのコンパイル x
1.1. コンパイルの概要 1.2. Compilation Dashboardの使用 1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) 1.4. デザインの合成 1.5. デザインの配置配線 1.6. インクリメンタル最適化フロー 1.7. Fast Forwardコンパイルフロー 1.8. フルコンパイル・フロー 1.9. コンパイル結果のエクスポート 1.10. 他のEDAツールの統合 1.11. 合成言語のサポート 1.12. コンパイラーの最適化手法 1.13. 合成設定のリファレンス 1.14. フィッター設定のリファレンス 1.15. デザインのコンパイルの改訂履歴
1.1. コンパイルの概要 x
1.1.1. コンパイルフロー 1.1.2. コンパイル階層 1.1.3. コンパイルの監視
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版) x
1.3.1. RTLアナライザー (ベータ版) の使用 1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) 1.3.3. DNIの使用例
1.3.1. RTLアナライザー (ベータ版) の使用 x
1.3.1.1. Sweep Hints Viewer 1.3.1.2. Connectivity Tracer ポイントツーポイント・トレース ファンイン・コーン・トレース ファンアウト・コーン・トレース 1.3.1.3. Object Set Console 1.3.1.4. モジュール・インターフェイス 1.3.1.5. バンドル・インスタンス 1.3.1.6. 未接続ピンの自動非表示 1.3.1.7. ポートとネットのフィルタリング 1.3.1.8. 接続の展開
1.3.2. デザイン合成後の早期タイミング解析 (ベータ版) x
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) 1.3.2.2. 合成後のスタティック・タイミング解析 (STA) 1.3.2.3. インテル® Quartus® Prime開発ソフトウェアで使用されるSDCファイルの種類
1.3.2.1. RTLでのSynopsys* Design Constraint (SDC) x
1.3.2.1.1. RTLでのSDCに向けたSDCファイルの登録 1.3.2.1.2. RTL SDC制約の適用 1.3.2.1.3. RTL SDC制約の検査 1.3.2.1.4. RTLでのSDCに向けたSDCファイルにおける制約の作成
1.3.3. DNIの使用例 x
1.3.3.1. DNI Tclコマンドを使用してのルーチンタスクのスクリプティング 1.3.3.2. Tclコマンドを使用してのDNIネットリストの走査
1.4. デザインの合成 x
1.4.1. 合成の実行 1.4.2. 合成レポートの表示 1.4.3. 合成における動的レポートの表示
1.4.1. 合成の実行 x
1.4.1.1. 合成時におけるレジスターの保持 1.4.1.2. 監視とデバッグに向けた信号の保持
1.5. デザインの配置配線 x
1.5.1. フィッターの実行 1.5.2. フィッターレポートの表示
1.5.1. フィッターの実行 x
1.5.1.1. フィッターのコマンド 1.5.1.2. 物理合成最適化の有効化と無効化
1.5.2. フィッターレポートの表示 x
1.5.2.1. Plan Stageのレポート 1.5.2.2. Place Stageのレポート 1.5.2.3. Route Stageのレポート 1.5.2.4. Retime Stageのレポート 1.5.2.5. Finalize Stageのレポート
1.5.2.2. Place Stageのレポート x
1.5.2.2.1. Global Signal Visualizationレポート
1.5.2.3. Route Stageのレポート x
1.5.2.3.1. Global Router Congestion Hotspot Summaryレポート 1.5.2.3.2. Global Router Wire Utilization Mapレポート
1.6. インクリメンタル最適化フロー x
1.6.1. 合成またはフィット時の同時解析 1.6.2. コンパイラー・スナップショットの解析 1.6.3. Planステージ後のペリフェラル (I/O) の検証
1.6.2. コンパイラー・スナップショットの解析 x
1.6.2.1. スナップショット・ビューアーの実行
1.6.2.1. スナップショット・ビューアーの実行 x
1.6.2.1.1. スナップショット・ビューアーでの不合格パスの解析 1.6.2.1.2. スナップショット・ビューアーでのクロック解析 1.6.2.1.3. スナップショット・ビューアーを使用しての高ファンアウト・ネットの解析 1.6.2.1.4. スナップショット・ビューアーを使用してのタイミング制約の検証 1.6.2.1.5. スナップショット・ビューアーを使用しての輻輳解析
1.7. Fast Forwardコンパイルフロー x
1.7.1. ステップ1: レジスター・リタイミングの実行 1.7.2. ステップ2: リタイミング結果の確認 1.7.3. ステップ3: Fast Forwardコンパイルの実行 1.7.4. ステップ4: Fast Forward結果の確認 1.7.5. ステップ5: Fast Forwardによる推奨事項の実装 1.7.6. リタイミングの制限と対処方法
1.7.2. ステップ2: リタイミング結果の確認 x
1.7.2.1. クリティカル・チェーンの検索
1.7.3. ステップ3: Fast Forwardコンパイルの実行 x
1.7.3.1. 階層ごとのFast Forwardコンパイル 1.7.3.2. HyperFlexの設定
1.7.4. ステップ4: Fast Forward結果の確認 x
1.7.4.1. Clock Fmax Summaryレポート 1.7.4.2. Fast Forward Detailsレポート
1.8. フルコンパイル・フロー x
1.8.1. 一時的な最適化モードでのフルコンパイル・フロー
1.9. コンパイル結果のエクスポート x
1.9.1. バージョン互換のコンパイル・データベースのエクスポート 1.9.2. バージョン互換のコンパイル・データベースのインポート 1.9.3. デザイン・パーティションの作成 1.9.4. デザイン・パーティションのエクスポート 1.9.5. デザイン・パーティションの再利用 1.9.6. Quartusデータベース・ファイル情報の表示 1.9.7. コンパイル結果の消去
1.9.6. Quartusデータベース・ファイル情報の表示 x
1.9.6.1. QDBファイルの属性タイプ
1.10. 他のEDAツールの統合 x
1.10.1. 他のEDAツールに向けたVQMネットリストの生成
1.11. 合成言語のサポート x
1.11.1. VerilogおよびSystemVerilog合成のサポート 1.11.2. VHDL合成のサポート
1.11.1. VerilogおよびSystemVerilog合成のサポート x
1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス) 1.11.1.2. デザイン・ライブラリー 1.11.1.3. Verilog HDLコンフィグレーション 1.11.1.4. 初期のコンストラクトとメモリー・システム・タスク 1.11.1.5. Verilog HDLのマクロ
1.11.1.3. Verilog HDLコンフィグレーション x
1.11.1.3.1. 階層デザインのコンフィグレーション
1.11.2. VHDL合成のサポート x
1.11.2.1. VHDL入力の設定 (Settingsダイアログボックス) 1.11.2.2. VHDL規格のライブラリーとパッケージ 1.11.2.3. VHDL waitコンストラクト 1.11.2.4. VHDL-2019条件解析ツールのディレクティブ
1.12. コンパイラーの最適化手法 x
1.12.1. コンパイラーの最適化モード 1.12.2. レジスター・リタイミングの許可 1.12.3. ゲート使用クロックの自動変換 1.12.4. 中間フィッターステージのスナップショットの有効化 1.12.5. Fast Preserveオプション 1.12.6. フラクタル合成の最適化
1.12.6. フラクタル合成の最適化 x
1.12.6.1. フラクタル合成の有効化または無効化
1.13. 合成設定のリファレンス x
1.13.1. 合成における高度な設定
2. コンパイル時間の短縮 x
2.1. コンパイル結果に影響を与える要因 2.2. 総コンパイル時間を短縮する戦略 2.3. 合成時間および合成ネットリスト最適化時間の短縮 2.4. 配置時間の短縮 2.5. 配線時間の短縮 2.6. スタティック・タイミング解析時間の短縮 2.7. プロセスの優先順位の設定 2.8. コンパイル時間の短縮の改訂履歴
2.2. 総コンパイル時間を短縮する戦略 x
2.2.1. ECOコンパイルフローの実行 2.2.2. マルチプロセッサー・コンパイルの有効化 2.2.3. ブロックベースのコンパイルの使用
2.2.2. マルチプロセッサー・コンパイルの有効化 x
2.2.2.1. プロセッサーのベースクロック周波数 2.2.2.2. ランダム・アクセス・メモリー (RAM) 2.2.2.3. ストレージ
2.3. 合成時間および合成ネットリスト最適化時間の短縮 x
2.3.1. 合成時間および合成ネットリスト最適化時間を短縮する設定 2.3.2. 適切なコーディング・スタイルを使用しての合成時間の短縮
2.4. 配置時間の短縮 x
2.4.1. Placement Effort Multiplierの設定
2.5. 配線時間の短縮 x
2.5.1. Chip Plannerによる配線輻輳の特定
2.5.1. Chip Plannerによる配線輻輳の特定 x
2.5.1.1. 配線の輻輳がある領域 2.5.1.2. HDLコーディング・スタイルが原因の輻輳
1. デザインのコンパイル
2. コンパイル時間の短縮
3. インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイルのアーカイブ
A. インテル® Quartus® Primeプロ・エディションのユーザーガイド

1.3.1.2. Connectivity Tracer

Connectivity Tracerを使用すると、インスタンス・ポート (バス) または最上位ポートとの間のファンアウト・コーンとファンイン・コーンをトレースすることができます。
これにより、選択したソースノードと宛先ノード間のポイントツーポイント接続のトレースが可能になります。ソースノードはインスタンス・ポート、ポート、またはポートバスになり、宛先ノードはインスタンス・ポートまたはポートのみになります。
注: 接続トレースは、暗号化されたモジュールの最上位ポート、クロックポート、またはインスタンス・ポートで終端します。ブラックボックスまたは暗号化されたモジュールが検出されると、Connectivity Tracerはトレースを終了し、それを宛先ノードとして報告します。

このツールにアクセスするには、Analysis & Elaborationステージのエラボレーション・チェックポイントからRTLアナライザーを起動し、Tools メニューに移動して、Connectivity Tracer を選択します。Connectivity Tracer ツールが表示されます。

図 14. Connectivity Tracer

次の表は、Connectivity Tracer インターフェイスのさまざまな要素について説明しています。

表 4.  Connectivity Tracerのユーザー・インターフェイス要素
ユーザー・インターフェイス要素 詳細
Source object パスのトレースを開始するデザイン階層内の最初のオブジェクトです。このフィールドでは、値を手動で入力する、もしくは回路図ビューアーからオブジェクトを直接選択し、Use current selection ボタンをクリックしてオブジェクトを自動的に入力することが可能です。
Destination object オプションのオブジェクトで、Connectivity Tracerがこのオブジェクトを検出するとトレースが停止します。この宛先オブジェクトを指定しない場合、トレースはソース・オブジェクトのファンインまたはファンアウトに基づき行われます。

ソース・オブジェクトと同様に、宛先オブジェクトは手動で入力する、もしくは回路図ビューアーからUse current selection ボタンを使用して自動的に入力することができます。

Fan direction (InまたはOut) 論理セルの入力式または出力式をそれぞれ供給する入力ノードまたは出力ノードの最大数を指します。
Include unconnected hierarchy ports このオプションを使用して、階層インスタンス上の未接続インスタンス・ポートを検出オブジェクトのリストに含めます。
Stop at partition このオプションは、デザイン・パーティションでトレースを停止する場合に使用します。
Hops トレースの階層インスタンスへの出入りを示します。このオプションを使用して、トレース時に許可されるホップ数を制限し、パフォーマンスを向上させます。
Start trace このボタンを使用して、ソース・オブジェクトと宛先オブジェクトに基づくデザインのファンインおよびファンアウト接続のトレースを開始します。
Found objects トレースされたオブジェクトをリストします。
  • Select: 検出オブジェクトを選択することで現在の選択とし、回路図ビューアーでそのオブジェクトを拡大表示します。
  • Show path: 選択している検出オブジェクトにつながるファンインまたはファンアウト接続のトレースパス内のオブジェクトを回路図ビューアーで強調表示します。
  • Clear path: 検出オブジェクトにつながるすべてのパスで強調表示されているオブジェクトをクリアします。

Connectivity Tracerは現在、次のトレース手法をサポートします。

ポイントツーポイント・トレース

このトレース手法では、ソース・オブジェクトと宛先オブジェクトを選択し、ファンの方向を Out に設定してパスをトレースします。トレースされるオブジェクト間のすべてのパスが Found Objects にリストされます。リストから目的のパスを選択し、それを回路図ビューアーで表示します。

次の図では、ソース・オブジェクトはインスタンス・ポート i5 で、ポート名は o です。宛先オブジェクトはインスタンス・ポート ticket[o] で、ポート名は ce です。このパスをトレースすると、Found Objects フィールドにはパスが1つだけリストされます。Show path を使用してこのパスを表示すると、回路図ビューアーはソース・オブジェクトと宛先オブジェクトの間のパスを自動的に強調表示します。

図 15. ポイントツーポイント・トレース

ファンイン・コーン・トレース

このトレース手法では、ソース・オブジェクトのみを選択し、ファンの方向を In に設定してパスをトレースします。論理セルの入力式を供給する入力ノードの最大数が追跡され、Found Objects にリストされます。リストから目的のパスを選択し、それを回路図ビューアーで表示します。

次の図では、ソース・オブジェクトはインスタンス・ポート reset です。パスをトレースすると、1つのノードのみが Found Objects に表示されます。このパスを表示すると、インスタンス・ポートの最初のオブジェクト reset を確認することができます。回路図ビューアーには色分けされたパスが強調表示されます。

図 16. ファンイン・コーン・トレース

ファンアウト・コーン・トレース

このトレース手法では、ソース・オブジェクトのみを選択し、ファンの方向を Out に設定してパスをトレースします。Connectivity Tracerは論理セルの出力式を供給する出力ノードの最大数を追跡し、Found Objects にリストします。リストから目的のパスを選択し、それを回路図ビューアーで表示します。

次の図では、ソース・オブジェクトは reset ポートです。ファンアウト・コーンをトレースすると、Found Objects フィールドには複数のファンアウト・ノードがリストされます。port::stormfly::adder_out[12] を選択して表示すると、回路図ビューアーでパスが強調表示され、ファンアウト・コーンが示されます。

図 17. ファンアウト・コーン・トレース
注:
  • 複数のファンインまたはファンアウト・ノードをトレースすると、回路図ビューアーには複数のパスが強調表示されている可能性があります。表示されているノードのカラーコードを確認するには、 Object Set Console ウィンドウを使用します。
  • 回路図ビューアーでオブジェクトを選択すると、そのオブジェクトは、Colors ペインで指定されている色に基づき自動的に色分けされます。色または回路図ビューアーの背景 (白または黒) を変更する場合は、Tools > Color Settingsに移動します。Theme ドロップダウン・メニューで、背景を白と黒の間で切り替えることができます。オブジェクトの色を変更するには、それぞれのカラーボックスをダブルクリックします。Select Color ダイアログボックスが表示されます。目的の色を選択して OK をクリックします。

レベル 2 の表題