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1.1. コンパイルの概要
1.2. Compilation Dashboardの使用
1.3. デザイン・ネットリストのインフラストラクチャー (ベータ版)
1.4. デザインの合成
1.5. デザインの配置配線
1.6. インクリメンタル最適化フロー
1.7. Fast Forwardコンパイルフロー
1.8. フルコンパイル・フロー
1.9. コンパイル結果のエクスポート
1.10. 他のEDAツールの統合
1.11. 合成言語のサポート
1.12. コンパイラーの最適化手法
1.13. 合成設定のリファレンス
1.14. フィッター設定のリファレンス
1.15. デザインのコンパイルの改訂履歴
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1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス)
Assignments > Settings > Verilog HDL Input をクリックし、Verilog HDL入力ファイルの合成オプションを指定します。
図 103. Verilog HDL入力設定ダイアログボックス
設定 |
詳細 |
---|---|
Verilog Version |
指定されている規格を使用し、合成でVerilog HDL入力デザインファイルを処理することを指示します。サポートされている言語規格から、お使いのVerilog HDLファイルまたはSystemVerilogデザインファイルと一致するものを選択します。 |
Library Mapping File |
オプションで、提供されているライブラリー・マッピング・ファイル (.lmf) を指定し、IPコアにマッピングされているインテルFPGA以外の機能を含むVerilog HDLファイルの合成に使用することができます。LMFのフルパス名は、File name ボックスで指定することができます。 |
Verilog HDL Macro | Verilog HDLマクロは、プリコンパイラー・ディレクティブです。これをVerilog HDLファイルに追加し、定数、フラグ、または他の機能を定義することができます。それには、Name および Setting を使用します。追加マクロは、Existing Verilog HDL macro settings リストに表示されます。 |