インテル® Quartus® Primeプロ・エディションのユーザーガイド: デザインのコンパイル

ID 683236
日付 6/26/2023
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ドキュメント目次

1.11.1.1. Verilog HDL入力の設定 (Settingsダイアログボックス)

Assignments > Settings > Verilog HDL Input をクリックし、Verilog HDL入力ファイルの合成オプションを指定します。
図 103. Verilog HDL入力設定ダイアログボックス
表 30.  Verilog HDL入力の設定

設定

詳細

Verilog Version

指定されている規格を使用し、合成でVerilog HDL入力デザインファイルを処理することを指示します。サポートされている言語規格から、お使いのVerilog HDLファイルまたはSystemVerilogデザインファイルと一致するものを選択します。

Library Mapping File

オプションで、提供されているライブラリー・マッピング・ファイル (.lmf) を指定し、IPコアにマッピングされているインテルFPGA以外の機能を含むVerilog HDLファイルの合成に使用することができます。LMFのフルパス名は、File name ボックスで指定することができます。

Verilog HDL Macro Verilog HDLマクロは、プリコンパイラー・ディレクティブです。これをVerilog HDLファイルに追加し、定数、フラグ、または他の機能を定義することができます。それには、Name および Setting を使用します。追加マクロは、Existing Verilog HDL macro settings リストに表示されます。