DisplayPort IP サポートセンター

DisplayPort IP サポートセンターでは、DisplayPort IP の選択、デザイン、実装方法に関する情報を提供しています。

DisplayPort IP サポートセンターは業界標準のステージで構成されており、Agilex™ 7、Agilex™ 5、Stratix® 10、Arria® 10、Cyclone® 10 デバイス向けの DisplayPort IP コアを計画、選択、デザイン、実装、検証するためのさまざまなリソースを提供します。また、システムの起動や DisplayPort リンクのデバッグ方法に関するガイドラインもご覧になれます。このページは、DisplayPort システムの一連のデザインフローに従ってカテゴリー分けされています。

Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 Agilex™ 5 FPGA・インターフェイス・プロトコル・デザインの追加サポート、標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。

1.デバイスおよび IP の選択

DisplayPort IP がサポートしている機能は何ですか。

機能 詳細

    DisplayPort IP コアの機能
  • Video Electronics Standards Association (VESA) DisplayPort 標準 バージョン 2.0 に準拠
  • スケーラブルなメイン・データ・リンク
  • 1、2、4 レーンの動作
  • 1 レーンあたり 1.62、2.7、5.4、8.1、10.0 ギガビット/秒 (Gbps) (組込みクロック付き) (1)(2)
  • カラーサポート
  • RGB (色深度:18、24、30、36、48bpp)
  • YCbCr 4:4:4 (色深度: 24、30、36、48bpp)
  • YCbCr 4:2:2 (色深度: 16、20、24、32bpp)
  • YCbCr 4:2:0 (色深度: 12、15、18、24bpp)
  • 8B/10B チャネル・コーディングは、40 ビット (4 シンボル) および 20 ビット (2 シンボル) トランシーバー・データ・インターフェイスをサポートします
  • 128B/132B チャネル・コーディングは、32 ビット・トランシーバー・データ・インターフェイスをサポートします
  • 1 クロックあたり 1、2、4 パラレルピクセルをサポート
  • 2 または 8 つのオーディオチャネルをサポート
  • 8B/10B チャネル・コーディングは、マルチストリーム・トランスポート (MST) をサポートします
  • Arria® 10 デバイスは最大 4 つのストリームをサポート
  • Cyclone® 10 GX デバイスは最大 4 つのストリームをサポート
  • 128B/132B チャネル・コーディングは、最大 4 つのストリームをサポートします
  • 8B/10B チャネル・コーディングは、プログレッシブおよびインターレース・ビデオをサポートします
  • 128B/132B チャネル・コーディングは、プログレッシブ・ビデオをサポートします
  • 独自のビデオ画像フォーマットのソースサポート (オプション)
  • シンク非 GPU モードのサポート
  • Adaptive Sync 機能のサポート
  • High Dynamic Range (HDR) メタデータのサポート

    • セカンダリー・ストリーム・データ・パケットを使用したトランスポート

  • 2 方向通信向け補助チャネル (リンクとデバイス管理)
  • ホットプラグ検出 (HPD)
  • シンクがその存在を告知します
  • シンクがソースの注意を求めます
  • SST モードにおける 8B/10B チャネル・コーディングは、Arria® 10 および Stratix® 10 デバイス向けの高帯域幅デジタル・コンテンツ・プロテクション (HDCP) 機能をサポートします
  • 独自のビデオ画像フォーマットのソースサポート (オプション)
  • AXIS ビデオ形式のソースとシンクのサポート (オプション)

    典型的なアプリケーション
  • PC またはモニター内のインターフェイス
  • PC とモニターまたはプロジェクター、PC とテレビ、DVD プレーヤーなどのデバイスとテレビ・ディスプレイの間のインターフェイスを含む外部ディスプレイ接続

    デバイスファミリーをサポート
  • Agilex™ 7 (F タイル)、Stratix® 10 (H タイルおよび L タイル)、Arria® 10、Cyclone® 10GX、Arria® V、Cyclone® V、および Stratix® V FPGA デバイス。

    デザインツール
  • IP デザインのインスタンス化とコンパイル向け Quartus® Prime 開発ソフトウェアの IP カタログ
  • タイミング分析向け Quartus® Prime 開発ソフトウェアのタイミング・アナライザー
  • ModelSim* - デザイン・シミュレーション向けインテル® FPGA エディション、NCSim、VCS*/VCS MX、Xcelium* パラレル・ソフトウェア
注: HDCP (高帯域幅デジタルコンテンツ保護) 機能は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションには含まれていません。詳細については、「 インターフェイス・プロトコル IP コア。
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どの FPGA デバイスファミリーを使用すればよいですか?

デバイスファミリーがサポートするリンクレート

以下の表は、M10K を使用する Arria® V および Cyclone® V デバイスのリソース情報を示しています。M20K を使用した Arria® 10、Stratix® 10、および Stratix® V デバイス。

次のパラメーター設定を使用して取得したリソース:

  • モード = 単方向
  • 最大レーン数 = 4 レーン
  • 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
  • ピクセル入力モード = クロックあたり 1 ピクセル
デバイスファミリー

2 シンボル

(20 ビット・モード)

4 シンボル

(40 ビット・モード)

 FPGA ファブリックのスピードグレード

Agilex™ 7 (F タイル)

RBR、HBR、HBR2

RBR、HBR、HBR2、HBR3、UHBR10

1、2、3*

Stratix® 10 (H タイル)

RBR、HBR、HBR2

RBR、HBR、HBR2、HBR3、UHBR10、UHBR20 (予備サポートのみ)

1、2、3*

Stratix® 10 (L タイル)

RBR、HBR、HBR2

RBR、HBR、HBR2、HBR3

1、2、3*

Arria®10

RBR、HBR、HBR2

RBR、HBR、HBR2、HBR3

1、2

Cyclone® 10 GX

RBR、HBR、HBR2

RBR、HBR、HBR2、HBR3

5, 6

Stratix® V

RBR、HBR、HBR2

RBR、HBR、HBR2

1、2、3

Arria® V GX/GT/GS

RBR、HBR

RBR、HBR、HBR2

3, 4, 5

Arria® V GZ

RBR、HBR、HBR2

RBR、HBR、HBR2

サポートされているあらゆるスピードグレード

Cyclone® V

RBR、HBR

RBR、HBR

サポートされているあらゆるスピードグレード
注: ファブリック・スピード・グレード 3 FPGA Agilex™ 7、Arria® 10、Stratix® 10 の条件付きサポート。詳細については、Alteraのセールス担当者にお問い合わせください。
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DisplayPort FPGA IP コアのFPGAリソース使用率とは何ですか?

パフォーマンスおよびリソース使用率

リソース使用率データは、DisplayPort FPGA IP の一般的な期待パフォーマンスを示します。

下記の表は、選択されたバリエーションのリソースと予測されるパフォーマンスを示しています。結果は、次のデバイス向けに Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.2 を使用して取得されたものです。

  • インテル® Agilex™ F タイル (AGIB027R31B1E2VR0)
  • Stratix® 10 (1SG280HU1F50E2VGS1)
  • Arria® 10 (10AX115S2F45I1SG)
  • Cyclone® 10 GX (10CX220YF780E5G)

DisplayPort 1.4 FPGA IP リソース使用率

下記の表は、M20K を使用する Agilex™ 7、Arria® 10、Cyclone® 10 GX、Stratix® 10 デバイスのリソース情報を示しています。次のパラメーター設定を使用して取得したリソース:

  • モード = 単方向
  • 最大レーン数 = 4 レーン
  • 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
  • ピクセル入力モード = クロックあたり 1 ピクセル、Agilex®™ 7 のクロックあたり 4 ピクセル

デバイス

ストリーム数

方向

クロックあたりのシンボル

動作周波数

アダプティブ・ロジック・モジュール(ALM)

ロジックレジスター数

プライマリー

ロジックレジスター数

セカンダリー

メモリービット

メモリー

M10K または M20K

インテル® Agilex™ 7

インテル® SST

RX

クアッド

7040

11781

-

18368

18

インテル® SST

TX

クアッド

7600

10149

-

26576

29

Stratix®10日

SST (シングル・ストリーム)

RX

デュアル

5,200

7,700

640

16,256

11

SST (シングル・ストリーム)

RX

クアッド

7,100

9,500

880

18,816

14

SST (シングル・ストリーム)

TX

デュアル

5,100

7,100

420

12,176

15

SST (シングル・ストリーム)

TX

クアッド

7,100

9,200

550

22,688

29

Arria®10

SST (シングル・ストリーム)

RX

デュアル

4,200

6,900

1,200

16,256

11

SST (シングル・ストリーム)

RX

クアッド

6,000

8,800

1,600

18,816

14

SST (シングル・ストリーム)

TX

デュアル

4,700

6,300

1,000

6,728

6

SST (シングル・ストリーム)

TX

クアッド

6,700

8,400

1,200

16,520

13

MST

RX

クアッド

20,100

24,400

4,500

58,368

32

(4 ストリーム)

TX

クアッド

26,400

29,000

4,300

21,728

34

Cyclone® 10 GX

SST (シングル・ストリーム)

RX

デュアル

4,200

7,000

1,200

16,256

11

SST (シングル・ストリーム)

RX

クアッド

6,000

8,800

1,600

18,816

14

SST (シングル・ストリーム)

TX

デュアル

4,600

6,200

1,000

10,568

8

SST (シングル・ストリーム)

TX

クアッド

6,800

8,400

1,200

17,096

13

MST

RX

デュアル

22,000

24,400

4,400

58,368

32

(4 ストリーム)

TX

クアッド

26,500

29,000

4,400

36,576

32
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DisplayPort 2.0 FPGA IP リソース使用率

次の表は、M20K を使用する Stratix® 10 デバイスのリソース情報を示しています。DP2.0 のリソース数には、DP1.4 のリソース数も含まれています。次のパラメーター設定を使用して取得したリソース:

  • モード = 単方向
  • 最大レーン数 = 4 レーン
  • 最大ビデオ入力色深度 = カラーあたり 8 ビット (bpc)
  • ピクセル入力モード = クロックあたり 4 ピクセル

デバイス

ストリーム数

方向

クロックあたりのシンボル

動作周波数

アダプティブ・ロジック・モジュール(ALM)

ロジックレジスター数

プライマリー

ロジックレジスター数

セカンダリー

メモリー

ビット

メモリー

M10K または M20K

Stratix®10日

MST (1 ストリーム)

RX

-

21,500

38,000

-

244,352

74

MST (1 ストリーム)

TX

-

32,500

43,000

-

265,232

154

MST (4 ストリーム)

RX

-

48,000

70,751

-

357,632

164

MST (4 ストリーム)

TX

-

104,000

125,478

-

535,808

572
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HDCP リソース使用率

この表は、DisplayPort FPGA IP の HDCP リソースデータを示しており、Arria® 10 および Stratix® 10 デバイスでは SST (シングルストリーム) 構成と最大 4 レーン構成を使用しています。

デバイス

HDCP IP

HDCP キー管理をサポート

クロックあたりのシンボル

アダプティブ・ロジック・モジュール(ALM)

組み合わせ ALUT

ロジックレジスター数

メモリー M20K

DSP

Stratix®10日

HDCP 2.3 TX

0

デュアル

7,723

11,555

13,685

10

3

HDCP 2.3 TX

0

クアッド

10,767

17,154

17,842

10

3

HDCP 2.3 TX

1

デュアル

8,232

12,376

14,123

12

3

HDCP 2.3 TX

1

クアッド

11,082

17,741

18,125

12

3

HDCP 2.3 RX

0

デュアル

8,431

12,626

14,647

11

3

HDCP 2.3 RX

0

クアッド

11,304

18,071

18,586

11

3

HDCP 2.3 RX

1

デュアル

8,796

13,174

14,707

13

3

HDCP 2.3 RX

1

クアッド

11,690

18,658

18,847

13

3

HDCP 1.3 TX

0

デュアル

3,154

4,108

5,181

2

0

HDCP 1.3 TX

0

クアッド

4,794

6,194

7,640

2

0

HDCP 1.3 TX

1

デュアル

3,614

4,894

5,916

4

0

HDCP 1.3 TX

1

クアッド

5,169

6,979

6,791

4

0

HDCP 1.3 RX

0

デュアル

2,602

3,355

4,245

3

0

HDCP 1.3 RX

0

クアッド

4,229

5,428

6,452

3

0

HDCP 1.3 RX

1

デュアル

3,045

4,022

4,904

5

0

HDCP 1.3 RX

1

クアッド

4,656

6,173

5,773

5

0

Arria®10

HDCP 2.3 TX

0

デュアル

6,752

10,724

13,138

10

3

HDCP 2.3 TX

0

クアッド

9,934

16,760

16,716

10

3

HDCP 2.3 TX

1

デュアル

7,165

11,350

13,615

12

3

HDCP 2.3 TX

1

クアッド

10,374

17,364

17,561

12

3

HDCP 2.3 RX

0

デュアル

7,395

11,721

13,775

11

3

HDCP 2.3 RX

0

クアッド

10,547

17,674

17,335

11

3

HDCP 2.3 RX

1

デュアル

7,785

12,420

14,213

13

3

HDCP 2.3 RX

1

クアッド

10,972

18,424

18,167

13

3

HDCP 1.3 TX

0

デュアル

2,505

3,826

5,336

2

0

HDCP 1.3 TX

0

クアッド

3,724

5,648

5,882

2

0

HDCP 1.3 TX

1

デュアル

2,849

4,429

5,846

4

0

HDCP 1.3 TX

1

クアッド

4,142

6,335

6,635

4

0

HDCP 1.3 RX

0

デュアル

1,995

2,879

4,248

3

0

HDCP 1.3 RX

0

クアッド

3,270

4,810

4,851

3

0

HDCP 1.3 RX

1

デュアル

2,382

3,549

4,821

5

0

HDCP 1.3 RX

1

クアッド

3,677

5,472

5,604

5

0
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2.デザインフローおよび IP の統合

DisplayPort 関連の情報とドキュメントにはどのようなものがありますか？

Agilex™ 7 (F タイル)、Stratix® 10 (H タイルおよび L タイル)、Arria® 10、Cyclone® 10 GX、Arria® V GX/GT/GS、Arria® V GZ、Cyclone® V、Stratix® V

DisplayPort IP コアを生成する方法とは？

Quartus® Prime 開発ソフトウェアで DisplayPort IP コアを生成する手順は、「IP パラメータとオプションの指定」の章を参照してください。

Quartus® で生成された DisplayPort のデザイン例でサポートされているのは?

DisplayPort FPGA IP コアのデザイン例は、Pixel Clock Recovery (PCR) モジュールあり / なしの DisplayPort RX インスタンスから DisplayPort TX インスタンスへのパラレル・ループバックを示します。下記の表は、Agilex™ 7、Stratix® 10、Arria® 10、および Cyclone® 10GX デバイスで利用可能なデザイン例のオプションを示しています。

デバイス デザイン例 指定 データ速度 チャネルモード ループバック・タイプ

インテル® Agilex™ 7

 DisplayPort SST パラレル・ループバック (PCR なし)

DisplayPort SST

RBR、HBR、HBR2、HBR3、UHBR10

単方向

パラレル (PCR なし)
AXIS ビデオ・インターフェイスを使用した DisplayPort SST パラレル・ループバック DisplayPort SST RBR、HBR、HRB2、HBR3、UHBR10 単方向 AXIS ビデオ・インターフェイスによるパラレル

Stratix®10日

 DisplayPort SST パラレル・ループバック PCR あり (HDCP あり・なし)

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR あり)
DisplayPort SST パラレル・ループバック (PCR なし)

DisplayPort SST

 UHBR10 (Stratix®10 H タイル)、HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR なし)
DisplayPort SST TX のみ DisplayPort SST HBR3、HBR2、HBR、RBR 単方向 -
DisplayPort SST RX のみ DisplayPort SST HBR3、HBR2、HBR、RBR 単方向 -

Arria®10

 DisplayPort SST パラレル・ループバック PCR あり (HDCP あり・なし)

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR あり)
DisplayPort SST パラレル・ループバック (PCR なし)

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR なし)
DisplayPort MST パラレル・ループバック (PCR あり)

DisplayPort MST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR あり)
DisplayPort MST パラレル・ループバック (PCR なし)

DisplayPort MST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR なし)

DisplayPort SST TX のみ

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

-

DisplayPort SST RX のみ

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

-

Cyclone® 10 GX

 DisplayPort SST パラレル・ループバック (PCR あり)

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR あり)
DisplayPort SST パラレル・ループバック (PCR あり)

DisplayPort SST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR なし)
DisplayPort MST パラレル・ループバック (PCR あり)

DisplayPort MST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR あり)
DisplayPort MST パラレル・ループバック (PCR なし)

DisplayPort MST

 HBR3、HBR2、HBR、RBR

単方向

パラレル (PCR なし)
DisplayPort SST TX のみ DisplayPort SST HBR3、HBR2、HBR、RBR 単方向 -
DisplayPort SST RX のみ DisplayPort SST HBR3、HBR2、HBR、RBR 単方向 -
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Quartus® DisplayPort のデザイン例を生成する方法は?

Agilex™® 7、Agilex™® 5、Stratix®、Arria® 10、Cyclone® 10 GX デバイスについては、Quartus® Prime 開発ソフトウェア・プロ・エディションの DisplayPort FPGA パラメーター・エディターを使用して、デザイン例を生成します。

  1. [ツールIPカタログ]をクリックし、ターゲット・デバイス・ファミリを選択します。
  2. IP カタログで、DisplayPort FPGA IP を探してダブルクリックします。New IP Variation ウィンドウが表示されます。
  3. カスタム IP バリエーションのトップレベル名を指定します。パラメーター・エディターは、ip という名前のファイルに、IP バリエーションの設定を保存します。
  4. デバイスフィールドで特定の FPGA デバイスを選択するか、デフォルトの Quartus® Prime ソフトウェアのデバイスの選択をすることも可能です。
  5. [OK] をクリックします。パラメーター・エディターが表示されます。
  6. TX および RX 両方に対応する、目的のパラメーターを設定します。
  7. デザイン例タブで、基準に合ったデザイン例を選択します。
  8. [シミュレーション] を選択してテストベンチを生成し、[合成] を選択してハードウェアのデザイン例を生成します。デザイン例ファイルを生成するには、これらのオプションの少なくとも 1 つを選択する必要があります。両方を選択すると、生成時間が長くなります。
  9. 対象の開発キットについては、利用可能なFPGA開発キットを選択します。開発キットを選択すると、対象デバイス (手順 4 で選択済み) を選択して、開発キット上のデバイスに合わせて変更します。
  10. [サンプルデザインの生成] をクリックします。

同様に、下記のリンクでは、

Quartus® Prime 開発ソフトウェアから DisplayPort デザイン例を生成する手順を紹介します。

デザインをコンパイルおよびテストする方法は？

Agilex™ 7 および 10 シリーズのデバイスの場合、DisplayPort のデザインをコンパイルおよびテストする手順は、次の DisplayPort のデザインの

「デザインのコンパイルおよびテスト」で確認できます。

DisplayPort 機能シミュレーションを実行する方法は？

Agilex®™ 7、Stratix®、Arria® 10、Cyclone® 10 GX デバイスの場合、以下の手順で DisplayPort 機能シミュレーションを生成できます。

DisplayPort パラメーター・エディターのシミュレーション・オプションを有効にし、DisplayPort のデザイン例を生成します。

デザインのシミュレーション:

シミュレーション・テストベンチ:

クロック・リカバリー・コアに関する情報はどこにありますか？

Agilex™ 7、Stratix®、Arria® 10、Cyclone® 10 GX DisplayPort のデザイン例は、ピクセル・クロック・リカバリー IP を使用しています。

クロック・リカバリー・コアの情報:

DisplayPort Link トレーニング・フローに関する情報はどこにありますか？

ソースデバイスがビデオデータをシンクデバイスに送信する前に、ソースシンク間の Link トレーニング・プロセスを完了する必要があります。

DisplayPort Link トレーニング・フロー:

DisplayPort API リファレンスや DPCD に関する情報はどこにありますか？

DisplayPort アプリケーション・プログラミング・インターフェイス (API) リファレンスと DPCD の手順については、次のリソースを参照してください。

3.ボードデザインおよび電源管理

ピン接続ガイドライン

Agilex™ 7 デバイス

インテル® Agilex™ 5 デバイス

Stratix® 10 デバイス

Arria® 10 デバイス

Cyclone® 10 GX デバイス

回路図レビュー

Agilex™ 7 デバイス

インテル® Agilex™ 5 デバイス

Stratix® 10 デバイス

Arria® 10 デバイス

Cyclone® GX 10 デバイス

ボード・デザイン・ガイドライン

免責事項: Arria® 10 および Stratix® 10 開発キットにオンボードの DisplayPort TX ボードデザインの実装は、PMA + PCS ボンディングを許可しないため、推奨いたしません。ユーザーは、Bitec デザイン実装をご参照ください。

消費電力管理

熱電源管理

インテル® Agilex™ デバイス

Stratix® 10 デバイス

パワーシーケンス

インテル® Agilex™ 7、Stratix® 10、Arria® 10、Cyclone® 10 GX デバイス

デザインには、Bitec FMC ドーターカードが必要です。どのように選択するのですか？

Bitec FMC ドーターカード・リビジョンの選択におけるクイック・ガイドラインについては、次の表を参照してください。

Bitec FMC ドーターカード・リビジョン

サポートされているデータ速度

リビジョン 8

RBR(1.62Gbps)、HBR(2.7Gbps)、HBR2(5.4Gbps)、HBR3(8.1Gbps)、UHBR10(10Gbps)

リビジョン 11

RBR(1.62Gbps)、HBR(2.7Gbps)、HBR2(2.7Gbps)、HBR3(8.1Gbps)
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10 シリーズデバイス向け、Bitec FMC ドーターカードの、シングルまたはデュアルレーン・トランシーバー・チャネルを使用する要件は？

はい。Bitec FMC ドーターカードの初期バージョン (リビジョン 8 以前) を使用 / 参照する DisplayPort デザインの場合、チャネルでのレーン反転と極性反転のため、TX および RX で次のリンクのピン割り当てに従う必要があります。

デバイス

デバイス部品番号

 Bitec FMC リビジョン 8 以前のピン割り当て

Stratix®10日

1SG280HU1F50E2VGS1

 DisplayPort Stratix® 10 FPGA IP デザイン例ユーザーガイド

Arria®10

10AX115S2F45I1SG

DisplayPort Arria® 10 FPGA デザイン例ユーザーガイド

Cyclone® 10 GX

10CX220YF780E5G

DisplayPort Cyclone® 10 GX FPGA デザイン例ユーザーガイド
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DisplayPort TX 専用、または RX 専用デザインを作成する方法は？

DisplayPort TX 専用または RX 専用デザインを作成するための一般的なガイドラインは、 DisplayPort Arria® 10 FPGA IP デザイン例ユーザーガイド。または、DisplayPort TX 専用デザインに関するより詳細な説明は、 AN 883: Arria® 10 DisplayPort TX 専用デザイン・ユーザーガイド。

5.デバッグ

DisplayPort デザインをデバッグする方法は？

開発キットに搭載されたユーザー LED で、リンク・トレーニングの完了状況、リンクレート、チャネル数を監視します。

Nios® II 端末経由で、リンク・トレーニングのビデオのメインストリーム属性 (MSA) 情報および補助チャネル・トラフィックを監視します。

必要なビデオ解像度帯域幅とその回復クロックを計算します。

DisplayPort リンク・トレーニング AUX トランザクションを変換する