シリアル・デジタル・インターフェイス II IP サポートセンター

このページは、シリアル・デジタル・インターフェイス II システムのデザインフローに合わせてカテゴリー分けされています。

Agilex® 7、Agilex™® 5、Stratix® 10 SoC、Arria® 10 SoC、Cyclone® 10 GX SoC、Cyclone® 10 LP SoC、Arria® V SoC、Cyclone®V SoC デバイス向けのシリアル・デジタル・インターフェイス II IP コアを計画、選択、設計、実装、検証する方法に関する情報をご覧いただけます。また、システムの起動とシリアル・デジタル・インターフェイス II IP デザインのデバッグ方法に関するガイドラインもあります。

インテル® Agilex™ 7 FPGA インターフェイス・プロトコル・デザイン、 および Agilex™ 5 FPGA インターフェイス・プロトコル・デザインの追加サポートを入手できます 。標準的な開発フロー向けのステップバイステップのガイド付きジャーニーで、重要なリソースとドキュメントが表示されます。

その他のデバイスについては、 デバイスと製品のサポート コレクションを検索してください。

2.デザインフローおよび IP の統合

ドキュメント

SDI II FPGA IP コアはどのように生成しますか。

SDI II FPGA IP デザイン例をどのように生成しますか。

以下のリンクは、Quartus® Prime ソフトウェアから SDI II FPGA IP デザイン例を生成する手順を提供しています。

デザインをコンパイルおよびテストする方法は？

Agilex™、Stratix® 10、Arria® 10、Cyclone® 10 GX デバイスの場合、SDI II FPGA IP デザインをコンパイルおよびテストする手順は、次の SDI II FPGA IP デザイン例ユーザーガイドの 「デザインのコンパイルとテスト」。

SDI II FPGA IP の機能シミュレーションはどのように実行しますか。

Agilex™ F タイル、Stratix®、Arria® 10、Cyclone® 10 GX デバイスの場合、以下の手順で SDI II FPGA IP の機能シミュレーションを生成できます。

3.ボードデザインおよび電源管理

ピン接続ガイドライン

回路図レビュー

消費電力管理

熱電源管理

パワーシーケンス

開発キット

5.デバッグ

よくある質問

SDI II FPGA IP パラメーター・エディターで、正しい CRC 値とするために「CRC エラー出力」オプションを有効にしてください (SD-SDI には適用されません)。

クロック・シグナル・フリークエンシーが正しいオンボード・クロック・フリークエンシーに接続されていることを確かめてください。例えば、SDI Tx PLL リファレンス・クロック・シグナルが 148.5MHz に構成されている場合、148.5MHz のクロック・チップも使用して、SDI Tx PLL リファレンス・クロック・シグナルに接続してください。

シリアル・ループバックのサンプルデザインについては、顧客は .tcl ファイルの対応するすべてのビデオ解像度をこちらのディレクトリー <example design folder>\hwtest\tpg_ctrl.tcl> で見ることができます。パラレル・ループバックのサンプルデザインについては、この .tcl ファイルは利用できませんが、顧客はSMPTE 仕様の対応するすべてのビデオ解像度にアクセスできます。

まだデザイン例をお探しですか？

SDI II デザイン例については、FPGA デザインストアを参照してください。

その他の不明点がある場合

SDI II IP コアに関する FPGA ナレッジベースを参照してください。

詳細については、次のリソースを検索してください: ドキュメント、 トレーニング・コース、 ビデオ、 デザイン例、 ナレッジベース。

関連リンク