F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

ID 683287
日付 12/13/2021
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ドキュメント目次

2.4. デザインのコンパイルとシミュレーション

デザイン例のテストベンチは、生成されたデザインをシミュレートします。
  1. 作業ディレクトリーを <example_design_directory>/ed_sim に変更します。
  2. 選択したシミュレーターのシミュレーション・スクリプトを実行します。
    表 6.  テストベンチのシミュレーション・スクリプト
    シミュレーター ファイル・ディレクトリー コマンド
    VCS* <variation name>seriallite4_0_example_design/ed_sim sh run_vcs.sh
    VCS* MX <variation name>seriallite4_0_example_design/ed_sim sh run_vcsmx.sh
    ModelSim* <variation name>seriallite4_0_example_design/ed_sim source run_mentor.tcl
    注: source は、ファイルまたはリソースをTclスクリプトとして評価します (Tools - Tcl - Execute - Macro)。
    QuestaSim*
  3. シミュレーションが完了したら、結果を解析してデザインを検証できます。シミュレーションが成功すると、「Test Passed」というメッセージが表示されて終了します。
# ****************************** Data Forwarding Test Completed **************************** # # ************************************** Test Completed ************************************ # # End time = 534579600 # # Total words tranferred = 10000 # # Number of bursts = 0 # # Random number generator seed = 1756255697 # # Link Latency = 434 ns # # *************************************** Test Passed **************************************