F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド

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ID 683287
日付 12/13/2021
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ドキュメント目次
ドキュメント目次 x
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて 2. クイック・スタート・ガイド 3. F-Tile Serial Lite IVデザイン例の詳しい説明 4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ 5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴
2. クイック・スタート・ガイド x
2.1. デザイン例のブロック図 2.2. ハードウェアとソフトウェアの要件 2.3. デザインの生成 2.4. デザインのコンパイルとシミュレーション 2.5. デザインのコンパイルとテスト
2.3. デザインの生成 x
2.3.1. デザイン例のパラメーター 2.3.2. ディレクトリー構造
3. F-Tile Serial Lite IVデザイン例の詳しい説明 x
3.1. 機能 3.2. デザイン例のコンポーネント 3.3. シミュレーション 3.4. ハードウェア・テスト 3.5. エラー処理 3.6. リンク・デバッグ・シーケンス 3.7. F-Tile Serial Lite IV IPツールキット
3.2. デザイン例のコンポーネント x
3.2.1. トラフィック・ジェネレーター 3.2.2. トラフィック・チェッカー 3.2.3. DCFIFO
3.3. シミュレーション x
3.3.1. 基本モードのシミュレーション結果 3.3.2. フルモードのシミュレーション結果 フル転送モードでRS-FECをイネーブルしたPAM4のシミュレーション結果 基本転送モードでRS-FECイネーブルなしのNRZのシミュレーション結果
3.7. F-Tile Serial Lite IV IPツールキット x
3.7.1. ツールキットのセットアップと実行 3.7.2. ツールキットGUIの設定
1. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドについて
2. クイック・スタート・ガイド
3. F-Tile Serial Lite IVデザイン例の詳しい説明
4. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイドのアーカイブ
5. F-Tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイドの改訂履歴

3.3.2. フルモードのシミュレーション結果

フルモードまたはパケット転送モードでは、トラフィック・ジェネレーターは乱数のバーストで10,000ワードを生成し、TXリンクとRXリンクが確立されるとIPに送信します。ワードはRX MACにループバックされます。RX MACは、データ検証用にバーストをトラフィック・チェッカーに送信します。シミュレーション結果では、次の情報を見つけることができます。
  • TXおよびRXリンクのステータス
  • IPのコンフィグレーション設定
  • バーストごとに転送されるサンプルワード数
  • 転送された合計ワード数、バースト数、およびリンク・レイテンシー値を含むテスト結果

以下は、各デザイン例バリアントのシミュレーション結果の例です。

フル転送モードでRS-FECをイネーブルしたPAM4のシミュレーション結果

注: RS-FECがイネーブルになったバリアントのNRZは、RS-FECがイネーブルになったバリアントのPAM4と同様のシミュレーション結果を示します。 
#    Waiting for TX Link Up
# 
#    Phy TX Lanes Stable asserted at time 354081776
# 
#    Phy EHIP ready asserted at time 475222181
# 
#    TX link_up asserted at time 475228320
#       TX user_clock frequency              = 3.731343e+02 MHz
#       RX user_clock frequency              = 3.731343e+02 MHz
#    
#    *************************************** Test Started *************************************
#    
#    Tests started at time 475239040
#    
#    LANES                         = 4
#    
#    Streaming Mode                = FULL
#    
#    SRL4 Align Period             = 128
#    
#    RSFEC Enable                  = 1
#    
#    PER LANE CRC ENABLE Enable    = 0
#    
#    ******************************* Data Forwarding Test Initialize *****************************
#    
#    Waiting for RX Link Up
# 
#    Phy block lock asserted at time 495699771
# 
#    Phy RX PCS Ready asserted at time 495731094
# 
#    RX link_up asserted at time 495786600
#    
#    ******************************* Data Forwarding Test Started *****************************
#    
#    Test Mode:            Burst
#    User Stall Insertion: Disabled
#    
# 
#    Traffic Generator: 98 sample burst started at time 495797320
# 
#    Traffic Generator: 17 sample burst started at time 496110880
.
.
.
#    Traffic Checker: Burst start descriptor read at time 534212440
#                     Sync value 242
#                     Sample number 9907
# 
#    Traffic Checker: Burst end descriptor read at time 534534040
#                     Inter-burst interval 7
#                     Empty value 0
#                     Sample number 10000
#    
#    ****************************** Data Forwarding Test Completed ****************************
#    
#    ************************************** Test Completed ************************************
#    
#    End time                       = 534810080
#    
#    Total words tranferred         = 10000
#    
#    Number of bursts               = 196
#    
#    Random number generator seed   = 1756255697
#    
#    Link Latency                   = 0 ns
#    
#    *************************************** Test Passed **************************************

基本転送モードでRS-FECイネーブルなしのNRZのシミュレーション結果

#    Waiting for TX Link Up
# 
#    Phy TX Lanes Stable asserted at time 3007624010
# 
#    Phy EHIP ready asserted at time 4397012810
# 
#    TX link_up asserted at time 4397112640
#       TX user_clock frequency              = 3.511236e+02 MHz
#       RX user_clock frequency              = 3.511236e+02 MHz
#    
#    *************************************** Test Started *************************************
#    
#    Tests started at time 4397226560
#    
#    LANES                         = 2
#    
#    Streaming Mode                = FULL
#    
#    SRL4 Align Period             = 128
#    
#    RSFEC Enable                  = 0
#    
#    PER LANE CRC ENABLE Enable    = 0
#    
#    ******************************* Data Forwarding Test Initialize *****************************
#    
#    Waiting for RX Link Up
# 
#    Phy block lock asserted at time 4423739210
# 
#    Phy RX PCS Ready asserted at time 4424123210
# 
#    RX link_up asserted at time 4425564160
#    
#    ******************************* Data Forwarding Test Started *****************************
#    
#    Test Mode:            Continuous
#    User Stall Insertion: Disabled
#    
# 
#    Traffic Generator: 10000 sample continuous transfer started at time 4425678080
# 
#    Traffic Checker: Burst start descriptor read at time 4428412160
#                     Sync value 125
#                     Sample number 1
# 
#    Traffic Checker: Burst end descriptor read at time 4811468160
#                     Inter-burst interval 0
#                     Empty value 0
#                     Sample number 10000
#    
#    ****************************** Data Forwarding Test Completed ****************************
#    
#    ************************************** Test Completed ************************************
#    
#    End time                       = 4814401600
#    
#    Total words tranferred         = 10000
#    
#    Number of bursts               = 1
#    
#    Random number generator seed   = 1221861777
#    
#    Link Latency                   = 2900 ns
#    
#    *************************************** Test Passed **************************************
レベル 2 の表題